特許
J-GLOBAL ID：200903081029460251

半導体装置及びその製造方法

発明者：
中西 賢太郎

中西 賢太郎 について

, 
藤本 裕雅

藤本 裕雅 について

, 
山田 隆順

山田 隆順 について


出願人/特許権者：
パナソニック株式会社

パナソニック株式会社 について


代理人 (11件)： 前田 弘 ,  竹内 宏 ,  嶋田 高久 ,  竹内 祐二 ,  今江 克実 ,  藤田 篤史 ,  二宮 克也 ,  原田 智雄 ,  井関 勝守 ,  関 啓 ,  杉浦 靖也
公報種別：公開公報
出願番号（国際出願番号）：特願2007-186815
公開番号（公開出願番号）：特開2009-026855
出願日： 2007年07月18日
公開日（公表日）： 2009年02月05日
要約：
【課題】工数の増加及び特性のばらつきが生じにくく且つ駆動能力が向上した半導体装置を実現できるようにする。【解決手段】半導体装置は、n型MISトランジスタ及びp型MISトランジスタとを備えている。n型MISトランジスタは、第1の活性領域11Aの上に形成された第1のゲート電極14Aと、第1のゲート電極14Aの側面上に形成された第1のサイドウォール15Aとを有している。p型MISトランジスタは、第2の活性領域11Bの上に形成された第2のゲート電極14Bと、第2のゲート電極14Bの側面上に形成された第2のサイドウォール15Bと、第2の活性領域11Bに形成された歪み生成層21とを有している。第2のサイドウォール15Bは、第1のサイドウォール15Aよりも厚さが薄い。【選択図】図1
請求項（抜粋）：
半導体基板における第1の活性領域に形成されたn型MISトランジスタと、前記半導体基板における第2の活性領域に形成されたp型MISトランジスタとを備え、 前記n型MISトランジスタは、 前記第1の活性領域の上に形成された第1のゲート電極と、 前記第1のゲート電極の側面上に形成された第1のサイドウォールとを有し、 前記p型MISトランジスタは、 前記第2の活性領域の上に形成された第2のゲート電極と、 前記第2のゲート電極の側面上に形成された第2のサイドウォールと、 前記第2の活性領域に形成され、前記p型MISトランジスタのチャネル領域に歪みを与える歪み生成層とを有し、 前記第2のサイドウォールは、ゲート長方向の厚さが、前記第1のサイドウォールよりも薄いことを特徴とする半導体装置。
IPC (2件)：
H01L 21/823 ,  H01L 27/092
FI (2件)：
H01L27/08 321E ,  H01L27/08 321C
Fターム (15件)：
5F048AA08 ,  5F048AC03 ,  5F048BA01 ,  5F048BA19 ,  5F048BB05 ,  5F048BB11 ,  5F048BC01 ,  5F048BC06 ,  5F048BC15 ,  5F048BC18 ,  5F048BD01 ,  5F048BG13 ,  5F048DA25 ,  5F048DA27 ,  5F048DA30
引用特許：
出願人引用 (5件)
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審査官引用 (5件)
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