特許
J-GLOBAL ID：200903015059771208
半導体集積回路装置およびその製造方法
発明者：
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出願人/特許権者：
代理人 (1件)：
伊東 忠彦
公報種別：公開公報
出願番号（国際出願番号）：特願2005-004405
公開番号（公開出願番号）：特開2006-196549
出願日： 2005年01月11日
公開日（公表日）： 2006年07月27日
要約：
【課題】 CMOSを基板上に有する半導体集積回路装置において、pMOSトランジスタにおいてSiGe混晶層よりなる圧縮応力発生源を、基板中、前記pMOSトランジスタのチャネル領域に可能な限り近接させて配置し、同時にnMOSトランジスタにおいて、ソース/ドレイン拡散領域の間に充分な距離を確保してリーク電流の発生を抑制する。【解決手段】 pMOSトランジスタのゲート電極側壁絶縁膜を、HF耐性を有する膜により形成し、pMOSトランジスタの素子領域に前記p型SiGe混晶層がエピタキシャル成長するトレンチを、前記pMOSトランジスタのチャネル領域に近接して形成すると同時に、nMOSトランジスタ領域においては、ゲート電極の側壁絶縁膜の外側にさらに別の側壁絶縁膜を形成し、基板中にイオン注入により形成されるn型ソース/ドレイン領域の間に充分な距離を確保する。【選択図】 図2
請求項（抜粋）：
素子分離構造により、第1の素子領域と第2の素子領域とを画成されたシリコン基板と、
前記第1の素子領域上に形成されたnチャネルMOSトランジスタと、
前記第2の素子領域上に形成されたpチャネルMOSトランジスタとよりなる半導体集積回路装置であって、
前記nチャネルMOSトランジスタは、
第1の側壁絶縁膜を両側壁面上に有する第1のゲート電極と、
前記第1の素子領域中、前記第1の側壁絶縁膜の外側に形成されたn型ソースおよびドレイン拡散領域を含み、
前記pチャネルMOSトランジスタは、
第2の側壁絶縁膜を両側壁面上に有する第2のゲート電極と、
前記第2の素子領域中、前記第2の側壁絶縁膜の両側に形成されたp型ソースおよびドレイン拡散領域と、
前記第2の素子領域中、前記第2の側壁絶縁膜の両側に、それぞれ前記p型ソースおよびドレイン拡散領域内に含まれるように形成されたトレンチを充填するように、前記シリコン基板に対してエピタキシャルに形成された第1および第2のSiGe混晶層領域と
を含み、
前記第1および第2のSiGe混晶層領域の各々は、これに対応する前記第2の側壁絶縁膜の表面に対して自己整合する位置関係に形成されており、
前記第1の素子領域中における前記n型ソース拡散領域と前記n型ドレイン拡散領域との間の距離は、前記第2の素子領域中における前記p型ソース拡散領域と前記p型ドレイン拡散領域との間の距離よりも、前記それぞれの拡散領域の下端部で比較した場合、大きいことを特徴とする半導体集積回路装置。
IPC (2件)：
H01L 21/823
, H01L 27/092
H01L27/08 321E
, H01L27/08 321C
5F048AA08
, 5F048AC03
, 5F048BA01
, 5F048BA14
, 5F048BB04
, 5F048BB06
, 5F048BB07
, 5F048BB08
, 5F048BB11
, 5F048BB12
, 5F048BB13
, 5F048BC01
, 5F048BC05
, 5F048BC18
, 5F048BE03
, 5F048BF06
, 5F048BG13
, 5F048DA04
, 5F048DA23
, 5F048DA24
, 5F048DA25
, 5F048DA27
, 5F048DA30
出願人引用 (3件)
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米国特許第6621131号公報
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半導体装置の製造方法
公報種別：公開公報
出願番号：特願2002-187437
出願人：株式会社ルネサステクノロジ
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MIS型FETおよびその製造方法
公報種別：公開公報
出願番号：特願平7-221739
出願人：日本電気株式会社
審査官引用 (6件)
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