特許
J-GLOBAL ID：200903082451922639

三次元積層不揮発性半導体メモリ

発明者：
前嶋 洋

前嶋 洋 について


出願人/特許権者：
株式会社東芝

株式会社東芝 について


代理人 (22件)： 鈴江 武彦 ,  蔵田 昌俊 ,  河野 哲 ,  中村 誠 ,  福原 淑弘 ,  峰 隆司 ,  白根 俊郎 ,  村松 貞男 ,  野河 信久 ,  幸長 保次郎 ,  河野 直樹 ,  砂川 克 ,  勝村 紘 ,  橋本 良郎 ,  風間 鉄也 ,  河井 将次 ,  佐藤 立志 ,  岡田 貴志 ,  堀内 美保子 ,  竹内 将訓 ,  市原 卓三 ,  山下 元
公報種別：公開公報
出願番号（国際出願番号）：特願2008-112658
公開番号（公開出願番号）：特開2009-266945
出願日： 2008年04月23日
公開日（公表日）： 2009年11月12日
要約：
【課題】BiCSメモリのソース拡散層の電位を安定化する。【解決手段】本発明の例に係る三次元積層不揮発性半導体メモリは、第一方向に並んで配置される第一及び第二ブロックBK, BKから構成されるメモリセルアレイと、メモリセルアレイの第一方向に直交する第二方向の一端に配置されるドライバとを備える。半導体基板21内には、第一及び第二ブロックBK, BKに共通のソース拡散層24が配置され、第一及び第二ブロックBK, BK間には、下端がソース拡散層24に接続され、上端が3以上の導電層よりも上に配置されるソース線SLに接続されるコンタクトプラグXが配置される。【選択図】 図21
請求項（抜粋）：
半導体基板と、前記半導体基板上において第一方向に並んで配置される第一及び第二ブロックから構成されるメモリセルアレイと、前記メモリセルアレイの前記第一方向に直交する第二方向の一端に配置されるドライバとを具備し、 前記第一及び第二ブロックは、それぞれ、前記半導体基板上に互いに絶縁されてスタックされる3以上の導電層と、前記3以上の導電層上にこれらとは絶縁されて配置されるビット線と、下端が前記半導体基板に接続され、上端が前記ビット線に接続され、前記3以上の導電層を突き抜ける複数の半導体柱とから構成され、 前記3以上の導電層のうち最上層は、前記第二方向に延びる複数の第一セレクトゲート線から構成され、前記3以上の導電層のうち最下層は、第二セレクトゲート線であり、前記3以上の導電層のうち前記最上層及び前記最下層を除く残りの導電層は、ワード線であり、 前記3以上の導電層のうち前記最上層を除く残りの導電層は、前記第一方向の幅が前記複数の第一セレクトゲート線の前記第一方向の幅よりも広いプレート状を有し、 前記複数の第一セレクトゲート線の各々と前記複数の半導体柱及び前記第二セレクトゲート線と前記複数の半導体柱とによりそれぞれセレクトゲートトランジスタが構成され、前記ワード線と前記複数の半導体柱とによりそれぞれメモリセルが構成され、 前記半導体基板内には、前記第一及び第二ブロックに共通のソース拡散層が配置され、前記第一及び第二ブロック間には、下端が前記ソース拡散層に接続され、上端が前記3以上の導電層よりも上に配置されるソース線に接続されるコンタクトプラグが配置される ことを特徴とする三次元積層不揮発性半導体メモリ。
IPC (4件)：
H01L 21/824 ,  H01L 27/115 ,  H01L 29/788 ,  H01L 29/792
FI (2件)：
H01L27/10 434 ,  H01L29/78 371
Fターム (17件)：
5F083EP18 ,  5F083EP22 ,  5F083EP32 ,  5F083EP76 ,  5F083GA10 ,  5F083KA01 ,  5F083KA05 ,  5F083LA04 ,  5F083LA05 ,  5F083ZA21 ,  5F101BA45 ,  5F101BB02 ,  5F101BD16 ,  5F101BD22 ,  5F101BD30 ,  5F101BD34 ,  5F101BF05
引用特許：
出願人引用 (6件)
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審査官引用 (5件)
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