特許

J-GLOBAL ID：200903084407731519

キャパシタ構造の製造方法

発明者： ハルトナー,ヴァルター ,  シュナーベル,ライナー フロリアン ,  シンドラー,ギュンター
出願人/特許権者： インフィネオン テクノロジーズ アクチエンゲゼルシャフト
代理人 (1件)： 原 謙三 (外3名)
公報種別：公表公報
出願番号（国際出願番号）：特願2001-581329
公開番号（公開出願番号）：特表2003-533021
出願日： 2001年04月27日
公開日（公表日）： 2003年11月05日
要約：

【要約】本発明によって、次の工程を備える少なくとも1つのキャパシタ構造の製造方法を提供する。すなわち、基板を提供し、第1電極を基板上に生成し、マスクを生成する。このとき、第1電極をマスクの開口部に配置する。さらに、少なくとも1つの誘電層と第2電極用の少なくとも1つの伝導層を形成する。このとき、マスクの開口部に形成された伝導層の表面を、マスクの表面下においてほぼ配置し、研磨することによって、伝導層および誘電層をパターン化する。これにより、キャパシタ構造を生成する。

請求項（抜粋）：

a)基板(1)を提供するステップと、b)基板(1)上に少なくとも1つの第1電極(10)を生成するステップと、c)開口部に第1電極(10)が位置するように、マスク(12)を生成するステップと、d)マスク(12)の開口部に形成された伝導層(14)の表面(14A)が主としてマスク(12)の表面(12A)より下に位置するように、少なくとも1つの誘電層(13)と少なくとも1つの第2電極用の伝導層(14)とを形成するステップと、e)研磨することによって、伝導層(14)と誘電層(13)とをマスク(12)の表面(12A)から除去するステップとを備えることによりキャパシタ構造を生成する、少なくとも1つのキャパシタ構造の製造方法。

IPC (5件)：

H01L 27/105 ,  H01L 21/822 ,  H01L 21/8242 ,  H01L 27/04 ,  H01L 27/108

FI (5件)：

H01L 27/10 444 B ,  H01L 27/10 621 B ,  H01L 27/10 621 C ,  H01L 27/10 651 ,  H01L 27/04 C

Fターム (23件)：

5F038AC05 ,  5F038AC09 ,  5F038AC15 ,  5F038AV06 ,  5F038EZ14 ,  5F038EZ20 ,  5F083AD22 ,  5F083AD24 ,  5F083AD49 ,  5F083AD56 ,  5F083FR02 ,  5F083GA27 ,  5F083JA14 ,  5F083JA15 ,  5F083JA17 ,  5F083JA32 ,  5F083JA38 ,  5F083JA43 ,  5F083MA06 ,  5F083MA17 ,  5F083PR21 ,  5F083PR33 ,  5F083PR40

引用特許：

審査官引用 (5件)

• 半導体記憶装置及びその製造方法
  公報種別：公開公報   出願番号：特願平9-037421   出願人：株式会社東芝
• 半導体装置の製造方法
  公報種別：公開公報   出願番号：特願平6-263448   出願人：ソニー株式会社
• 強誘電体容量素子の形成方法
  公報種別：公開公報   出願番号：特願平10-055086   出願人：旭化成工業株式会社
• 誘電体キャパシタおよびその製造方法並びにそれを用いた誘電体メモリ
  公報種別：公開公報   出願番号：特願平11-018982   出願人：ソニー株式会社
• 半導体基板
  公報種別：公開公報   出願番号：特願平7-235352   出願人：株式会社東芝