特許
J-GLOBAL ID：200903085091919495
半導体記憶装置
発明者：
出願人/特許権者：
代理人 (6件)：
深見 久郎
, 森田 俊雄
, 仲村 義平
, 堀井 豊
, 野田 久登
, 酒井 將行
公報種別：公開公報
出願番号（国際出願番号）：特願2003-161115
公開番号（公開出願番号）：特開2004-362695
出願日： 2003年06月05日
公開日（公表日）： 2004年12月24日
要約：
【課題】ビット線などの充放電電流による消費電力を低減させるとともに、非選択列におけるメモリセルのゲートリーク電流による消費電力を低減させることも可能な半導体記憶装置を提供する。【解決手段】レベル制御信号/CS[0],/CS[1]を共にHレベルに設定して電源線VM[0],VM[1]の電位を共に電源電位VDDより低くすることにより、メモリセルアレイ110Aの待機時および書込み動作時におけるゲートリーク電流を大幅に低減することができる。また、レベル制御信号/CS[0],/CS[1]をそれぞれLレベル,Hレベルに設定して電源線VM[1]の電位のみ電源電位VDDより低くすることにより、メモリセルアレイ110Aの読出し動作時における消費電力を低減することができる。【選択図】 図2
請求項（抜粋）：
行列状に配置される複数のメモリセルと、
前記複数のメモリセルの各々に対して個別に配置される複数の書込ワード線とを備え、
前記複数のメモリセルの各々は、
データを保持するデータ記憶部と、
前記データ記憶部に対してデータを書き込むデータ書込み部と、
前記データ記憶部からデータを読み出すための読出ビット線を備えたデータ読出し部とを含み、
前記データ記憶部は、前記複数のメモリセルのそれぞれの列に対応して配置される電源線が共通に接続された第1および第2のインバータ回路を有し、
列ごとに設定されたレベル制御信号に応じて、前記電源線の電位レベルを電源電位または電源電位より低い所定の電位レベルに制御する電源線レベル制御回路をさらに備える、半導体記憶装置。
IPC (2件)：
FI (3件)：
G11C11/34 335A
, G11C11/34 K
, G11C11/40 B
5B015HH01
, 5B015HH03
, 5B015JJ03
, 5B015JJ05
, 5B015KA07
, 5B015KA08
, 5B015KB74
, 5B015NN01
, 5B015RR01
