特許
J-GLOBAL ID:200903085390103655
半導体集積回路装置
発明者:
,
,
出願人/特許権者:
,
代理人 (1件):
筒井 大和
公報種別:公開公報
出願番号(国際出願番号):特願2001-198227
公開番号(公開出願番号):特開2003-017586
出願日: 2001年06月29日
公開日(公表日): 2003年01月17日
要約:
【要約】【課題】 DRAM等のメモリセルを構成するMISFETのリーク電流を低減し、MISFETの特性を向上させる。【解決手段】 DRAMメモリセルを構成する情報転送用MISFETQsが形成される素子形成領域間を分離する分離溝の深さ(D)を、前記素子形成領域間の最短距離(W)の2倍以上とする。もしくは、ゲート電極Gの側壁にライト酸化膜11aが形成されたMISFETQsのゲート絶縁膜を、ゲート電極の中央部の下のゲート絶縁膜の膜厚に対する、ゲート電極の端部下のゲート絶縁膜の膜厚の比が、1.15以となるよう形成する。もしくは、MISFETQsのゲート電極の端部からソースもしくはドレイン上に延在するライト酸化膜11bの膜厚を、4nm以上とする。その結果、MISFETのリーク電流を低減し、ゲート絶縁膜の耐圧の向上や、DRAMメモリセルの情報保持時間の改善を図ることができる。
請求項(抜粋):
半導体基板上に、少なくとも2つ以上の素子形成領域と、素子分離領域とを有する半導体集積回路装置であって、前記素子分離領域には、前記半導体基板中に形成された溝と、前記溝の内壁に形成された第1の絶縁膜と前記第1の絶縁膜上であって、前記溝を埋め込むように形成された第2の絶縁膜が形成され、前記2つ以上の素子形成領域には、それぞれ前記半導体基板中に形成されたソースおよびドレインと、前記ソースとドレインとの間の半導体基板上にゲート絶縁膜を介して形成されたゲート電極が形成され、前記溝の深さは、前記素子形成領域間の最短距離の2倍以上であることを特徴とする半導体集積回路装置。
IPC (7件):
H01L 21/8242
, H01L 21/76
, H01L 21/8234
, H01L 27/08 331
, H01L 27/088
, H01L 27/108
, H01L 29/78
FI (8件):
H01L 27/08 331 A
, H01L 27/10 681 D
, H01L 27/10 621 C
, H01L 29/78 301 G
, H01L 29/78 301 R
, H01L 27/10 671 Z
, H01L 21/76 L
, H01L 27/08 102 H
Fターム (70件):
5F032AA35
, 5F032AA44
, 5F032AB01
, 5F032AB02
, 5F032CA14
, 5F032CA17
, 5F032DA02
, 5F032DA07
, 5F032DA23
, 5F032DA30
, 5F032DA33
, 5F032DA43
, 5F032DA53
, 5F048AA04
, 5F048AB01
, 5F048BG01
, 5F048BG13
, 5F083AD10
, 5F083AD31
, 5F083AD62
, 5F083GA06
, 5F083JA39
, 5F083JA40
, 5F083MA06
, 5F083MA17
, 5F083MA20
, 5F083NA01
, 5F083PR07
, 5F083PR10
, 5F083PR12
, 5F083PR22
, 5F083PR33
, 5F083PR36
, 5F083PR40
, 5F140AA08
, 5F140AA24
, 5F140AB09
, 5F140AC32
, 5F140BD19
, 5F140BE07
, 5F140BF04
, 5F140BF20
, 5F140BF21
, 5F140BF27
, 5F140BG09
, 5F140BG12
, 5F140BG14
, 5F140BG28
, 5F140BG30
, 5F140BG31
, 5F140BG35
, 5F140BG38
, 5F140BG39
, 5F140BG50
, 5F140BG52
, 5F140BG53
, 5F140BH15
, 5F140BJ04
, 5F140BJ11
, 5F140BJ17
, 5F140BJ27
, 5F140BK02
, 5F140BK13
, 5F140BK26
, 5F140BK29
, 5F140BK30
, 5F140CA03
, 5F140CB04
, 5F140CB08
, 5F140CD06
引用特許:
前のページに戻る