特許

J-GLOBAL ID：200903086245369910

ツインMONOSセルの製作方法およびアレイ組織

発明者： 佐藤 公博 ,  小椋 正気 ,  斉藤 朋也
出願人/特許権者： ヘイロ エルエスアイ デザインアンドディヴァイス テクノロジー インコーポレイテッド
代理人 (1件)： 田中 香樹 (外2名)
公報種別：公開公報
出願番号（国際出願番号）：特願2002-043294
公開番号（公開出願番号）：特開2002-289715
出願日： 2002年02月20日
公開日（公表日）： 2002年10月04日
要約：

【要約】【課題】 本発明は、寄生シート抵抗を低くして高速動作を可能にし、同時に低い製造コストを維持する。【解決手段】 本発明のツインMONOSメモリセルアレイおよびCMOS論理素子回路を集積した高密度ツインMONOSメモリ素子は、2つの製造方法から構成される。(i)メモリゲートおよび論理ゲートを同時に画定すること。(ii)ビット線を、ワードゲートおよびコントロールゲートに交差させること。ツインMONOSセルは、2つの窒化膜メモリセル要素の中にメモリを蓄積する。前記2つの窒化膜メモリセル要素は、選択ゲートの双方の側壁の上で2つの共用コントロールゲートの下にある。この方法は、フラットチャネルを有する素子および/又はステップチャネルを有する素子に応用可能である。

請求項（抜粋）：

ツインMONOSメモリセルアレイおよびCMOS論理素子回路を集積して製造する方法であって、メモリ領域および論理領域を有する基板を提供するステップと、前記論理領域内の論理ゲートおよび前記メモリ領域内のメモリゲートを同時に画定するステップであって、ここでは論理メモリ境界構造も形成され、前記論理ゲートは第1の導電層の下にあるゲート酸化膜を含み、前記メモリゲートおよび前記論理メモリ境界構造は、キャップ状窒化膜の下の第1の導電層の下にあるゲート酸化膜を含み、前記基板、論理ゲート、メモリゲートおよび論理メモリ境界構造の上に酸化膜-窒化膜-酸化膜(ONO)の層を形成するステップと、前記ONO層上に多結晶シリコン膜を整合的に堆積するステップと、前記論理ゲート、メモリゲートおよび論理メモリ境界構造の側壁上に多結晶シリコンスペーサを残すために前記多結晶シリコン膜をエッチバックするステップであって、前記多結晶シリコンスペーサは前記メモリ領域内にコントロールゲートを形成し、前記論理ゲートおよび前記多結晶シリコンスペーサを注入マスクとして使用して、ソース/ドレイン領域を前記論理領域内に形成するステップと、その後で前記論理領域内の多結晶シリコンスペーサを除去するステップと、前記コントロールゲートを注入マスクとして使用して、前記メモリ領域内にソース/ドレイン領域を形成するステップと、前記論理領域内のコントロールゲートおよび前記ソース/ドレイン領域をシリサイド化するステップと、前記ツインMONOSメモリのMONOSメモリセルアレイおよび前記CMOS論理素子回路の製造の統合を完了するため、前記シリサイド化されたゲートおよびソース/ドレイン領域上に酸化膜を堆積するステップとを含む方法。

IPC (5件)：

H01L 21/8247 ,  H01L 27/10 481 ,  H01L 27/115 ,  H01L 29/788 ,  H01L 29/792

FI (3件)：

H01L 27/10 481 ,  H01L 29/78 371 ,  H01L 27/10 434

Fターム (52件)：

5F083EP18 ,  5F083EP24 ,  5F083EP28 ,  5F083EP30 ,  5F083EP32 ,  5F083EP63 ,  5F083EP64 ,  5F083EP68 ,  5F083EP69 ,  5F083GA02 ,  5F083JA04 ,  5F083JA35 ,  5F083JA39 ,  5F083JA40 ,  5F083JA53 ,  5F083KA05 ,  5F083KA08 ,  5F083LA12 ,  5F083MA01 ,  5F083MA02 ,  5F083MA04 ,  5F083MA19 ,  5F083NA01 ,  5F083NA04 ,  5F083PR03 ,  5F083PR05 ,  5F083PR06 ,  5F083PR07 ,  5F083PR12 ,  5F083PR29 ,  5F083PR40 ,  5F083PR43 ,  5F083PR53 ,  5F083PR56 ,  5F083ZA05 ,  5F083ZA07 ,  5F083ZA08 ,  5F083ZA28 ,  5F101BA45 ,  5F101BB03 ,  5F101BB08 ,  5F101BD07 ,  5F101BD15 ,  5F101BD27 ,  5F101BD35 ,  5F101BD36 ,  5F101BD38 ,  5F101BH03 ,  5F101BH13 ,  5F101BH14 ,  5F101BH19 ,  5F101BH21

引用特許：

審査官引用 (6件)

• フラッシュ・メモリー・システムとその製造方法およびその利用
  公報種別：公表公報   出願番号：特願平6-511377   出願人：エヌヴィエックスコーポレーション
• 不揮発性半導体記憶装置およびその動作方法
  公報種別：公開公報   出願番号：特願2000-180762   出願人：ソニー株式会社
• 不揮発性半導体記憶装置、その製造方法及び動作方法
  公報種別：公開公報   出願番号：特願2000-201115   出願人：シャープ株式会社
• 半導体不揮発性メモリデバイス
  公報種別：公表公報   出願番号：特願2002-509111   出願人：コーニンクレッカフィリップスエレクトロニクスエヌヴィ
• 不揮発性メモリセルおよびそのプログラム方法ならびに不揮発性メモリアレイ
  公報種別：公開公報   出願番号：特願2000-237527   出願人：ヘイロエルエスアイデザインアンドディヴァイステクノロジーインコーポレイテッド, 株式会社ニューヘイロ
• 半導体装置及びその製造方法
  公報種別：公開公報   出願番号：特願2001-031320   出願人：富士通株式会社