半導体記憶装置

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出願人/特許権者：
代理人 (1件)：池内寛幸 (外1名)
公報種別：公開公報
出願番号（国際出願番号）：特願平10-275678
公開番号（公開出願番号）：特開2000-105994
出願日： 1998年09月29日
公開日（公表日）： 2000年04月11日
要約：

【要約】【課題】外部入力の指定により半導体装置の使用目的に応じてデータビット幅構成の設定が可能であるDRAMマクロを搭載した半導体装置を提供する。【解決手段】読み出しライン選択器23、書き込みライン選択器22により読み出し回路21の読み出しライン、書き込み回路20の書き込みラインを読み出し/書き込みビット幅設定信号に従って選択して読み出し/書き込みビット幅を可変とする。入出力バス選択器24によりインタフェース回路14の複数並列のデータバスのうち少なくとも一部のデータバスをバイト長設定信号により選択的に導通し、インターフェイス回路の入出力データバスのバイト数を所望のバイト長とする。また、欠陥があるメモリアレーに対するアクセスがあった場合には活性化状態にある冗長ライン選択器25によりアクセスを冗長メモリアレーに切り替えて遅延時間を低減する。

請求項（抜粋）：

各々が行列状に配置されるメモリセルを含む複数のメモリアレイブロックと、前記メモリアレイブロックに接続される複数のメインビット線と、前記メインビット線に接続され前記メインビット線のデータをラッチするラッチ回路と、前記ラッチ回路に接続され、前記ラッチ回路のラッチデータの出力を行う読み出し回路を備えた半導体記憶装置において、前記読み出し回路の出力データの読み出しラインを選択して読み出しビット幅を可変とする読み出しライン選択部と、前記読み出しライン選択部に接続され、前記読み出しライン選択部により選択された読み出しラインのデータをデータバスに出力するインターフェイス回路を備え、出力データの読み出しビット幅を可変としたことを特徴とする半導体記憶装置。

IPC (3件)：

G11C 11/401 , G11C 29/00 603 , H01L 27/10 461

FI (4件)：

G11C 11/34 371 K , G11C 29/00 603 G , H01L 27/10 461 , G11C 11/34 371 D

Fターム (19件)：

5B024AA15 , 5B024BA18 , 5B024BA21 , 5B024BA29 , 5B024CA16 , 5B024CA17 , 5B024CA21 , 5B024CA27 , 5F083AD00 , 5F083ZA10 , 5F083ZA12 , 5L106AA01 , 5L106CC04 , 5L106CC12 , 5L106CC16 , 5L106CC22 , 5L106FF04 , 5L106FF05 , 5L106GG06

引用特許：

審査官引用 (11件)

半導体集積回路装置
公報種別：公開公報出願番号：特願平8-301538 出願人：株式会社日立製作所, 日立超エル・エス・アイ・エンジニアリング株式会社
半導体装置
公報種別：公開公報出願番号：特願平8-051321 出願人：株式会社日立製作所
半導体集積回路
公報種別：公開公報出願番号：特願平7-243317 出願人：松下電器産業株式会社

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