半導体装置のデュアルゲート構造物及びその形成方法

発明者： , , , ,
出願人/特許権者：
代理人 (4件)：志賀正武 , 渡邊隆 , 村山靖彦 , 実広信哉
公報種別：公開公報
出願番号（国際出願番号）：特願2006-296403
公開番号（公開出願番号）：特開2007-150285
出願日： 2006年10月31日
公開日（公表日）： 2007年06月14日
要約：

【課題】高誘電膜を含むCMOSトランジスタの形成に適合した構造を有するデュアルゲート構造物及びその形成方法を提供する。【解決手段】デュアルゲート構造物は、第1及び第2領域が区分される基板と、前記第1領域の基板上に形成され、金属酸化膜、第1仕事関数を有する金属物質からなる第1金属パターン、シリコン拡散防止膜パターン、及びシリコンを含む導電膜パターンが積層された第1ゲート構造物と、前記第2領域の基板上に形成され、金属酸化膜、前記金属物質及びシリコン元素を含み前記第1仕事関数より低い第2仕事関数を有する第2金属パターン、及び前記シリコンを含む導電膜パターンが積層された第2ゲート構造物と、を含む。前記デュアルゲート構造物は各領域に形成されるゲート電極が同一の金属物質からなるので前記金属物質の一部を除去しなくてもよいので前記除去工程の際発生する金属酸化膜の損傷を防止することができる。【選択図】図1

請求項（抜粋）：

第1領域及び第2領域が区分される基板と、前記第1領域の基板上に形成され、金属酸化膜と、第1仕事関数を有する金属物質からなる第1金属パターンと、シリコン拡散防止膜パターンと、シリコンを含む導電膜パターンとが積層された第1ゲート構造物と、前記第2領域の基板上に形成され、金属酸化膜と、前記金属物質及びシリコン元素を含み前記第1仕事関数より低い第2仕事関数を有する第2金属パターンと、前記シリコンを含む導電膜パターンとが積層された第2ゲート構造物と、を含むことを特徴とするデュアルゲート構造物。

IPC (5件)：

H01L 21/823 , H01L 27/092 , H01L 29/423 , H01L 29/49 , H01L 29/78

FI (3件)：

H01L27/08 321D , H01L29/58 G , H01L29/78 301G

Fターム (66件)：

4M104BB01 , 4M104BB13 , 4M104BB14 , 4M104BB16 , 4M104BB17 , 4M104BB18 , 4M104BB20 , 4M104BB21 , 4M104BB24 , 4M104BB25 , 4M104BB26 , 4M104BB27 , 4M104BB28 , 4M104BB29 , 4M104BB30 , 4M104BB31 , 4M104BB32 , 4M104BB36 , 4M104BB37 , 4M104BB40 , 4M104CC05 , 4M104DD02 , 4M104DD79 , 4M104DD84 , 4M104EE03 , 4M104EE14 , 4M104EE16 , 4M104FF18 , 4M104GG10 , 4M104GG14 , 5F048AA09 , 5F048AC03 , 5F048BA01 , 5F048BB05 , 5F048BB08 , 5F048BB09 , 5F048BB10 , 5F048BB11 , 5F048BB12 , 5F048BB13 , 5F048BB14 , 5F048BG13 , 5F140AA26 , 5F140AA40 , 5F140AB03 , 5F140AC01 , 5F140BD04 , 5F140BD11 , 5F140BD12 , 5F140BD13 , 5F140BF07 , 5F140BF08 , 5F140BF10 , 5F140BF11 , 5F140BF18 , 5F140BF19 , 5F140BF21 , 5F140BF24 , 5F140BF28 , 5F140BG28 , 5F140BG30 , 5F140BG34 , 5F140BG39 , 5F140BG45 , 5F140CB04 , 5F140CB08

引用特許：

出願人引用 (1件)

韓国特許第2004-4657号公報

審査官引用 (5件)

半導体装置およびその製造方法
公報種別：公開公報出願番号：特願2004-350379 出願人：ソニー株式会社
半導体装置およびその製造方法
公報種別：公開公報出願番号：特願2004-346957 出願人：株式会社東芝
デュアルゲート構造CMOS半導体装置とその製造方法
公報種別：公開公報出願番号：特願平6-180601 出願人：株式会社リコー

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