特許
J-GLOBAL ID：200903045550565322

半導体装置およびその製造方法

発明者：
田井 香織

田井 香織 について


出願人/特許権者：
ソニー株式会社

ソニー株式会社 について


代理人 (1件)： 佐藤 隆久
公報種別：公開公報
出願番号（国際出願番号）：特願2004-350379
公開番号（公開出願番号）：特開2006-165068
出願日： 2004年12月02日
公開日（公表日）： 2006年06月22日
要約：
【課題】トランジスタの特性に適応した仕事関数をもつデュアルメタルゲートを備え、トランジスタ特性や信頼性を向上させた半導体装置およびその製造方法を提供する。【解決手段】半導体基板1上に、ゲート絶縁膜3および金属層4を形成する。nMOS領域あるいはpMOS領域のいずれか、例えばpMOS領域にバリアメタル層5を形成した後に、全面に導電層6として例えばポリシリコンを成膜する。nMOS領域およびpMOS領域において、ゲート電極形状に加工した後に、熱処理を行う。これにより、nMOS領域では、金属層4と導電層6の合金層7からなる第2ゲート電極G2が形成される。pMOS領域では、バリアメタル層5により金属層4と導電層6との反応が抑制され、積層膜からなる第1ゲート電極G1となる。【選択図】図4
請求項（抜粋）：
第1トランジスタが形成される第1領域および第2トランジスタが形成される第2領域を有する半導体基板に、ゲート絶縁膜を形成する工程と、 前記第1領域および前記第2領域のゲート絶縁膜上に金属層を形成する工程と、 前記第1領域の前記金属層上にバリアメタル層を形成する工程と、 前記第1領域の前記バリアメタル層上および前記第2領域の金属層上に、導電層を形成する工程と、 前記第1領域の前記金属層、前記バリアメタル層および前記導電層を加工して第1ゲート電極を形成し、並びに前記第2領域の前記金属層および前記導電層をゲート電極形状に加工する工程と、 前記第2領域の前記金属層および前記導電層を反応させて、前記金属層と前記導電層の合金からなる第2ゲート電極を形成する工程と を有する半導体装置の製造方法。
IPC (4件)：
H01L 27/092 ,  H01L 21/823 ,  H01L 29/423 ,  H01L 29/49
FI (2件)：
H01L27/08 321D ,  H01L29/58 G
Fターム (55件)：
4M104AA01 ,  4M104BB01 ,  4M104BB04 ,  4M104BB05 ,  4M104BB13 ,  4M104BB14 ,  4M104BB17 ,  4M104BB18 ,  4M104BB19 ,  4M104BB20 ,  4M104BB21 ,  4M104BB24 ,  4M104BB25 ,  4M104BB27 ,  4M104BB28 ,  4M104BB29 ,  4M104BB30 ,  4M104BB32 ,  4M104BB33 ,  4M104BB36 ,  4M104CC05 ,  4M104DD37 ,  4M104DD43 ,  4M104DD56 ,  4M104DD63 ,  4M104DD80 ,  4M104DD83 ,  4M104DD84 ,  4M104DD86 ,  4M104DD95 ,  4M104EE03 ,  4M104EE16 ,  4M104FF18 ,  4M104GG09 ,  4M104GG10 ,  4M104GG14 ,  4M104HH05 ,  5F048AA07 ,  5F048AC03 ,  5F048BA01 ,  5F048BB05 ,  5F048BB08 ,  5F048BB09 ,  5F048BB10 ,  5F048BB11 ,  5F048BB12 ,  5F048BB13 ,  5F048BB15 ,  5F048BC06 ,  5F048BE03 ,  5F048BG13 ,  5F048DA23 ,  5F048DA25 ,  5F048DA27 ,  5F048DA30
引用特許：
出願人引用 (1件) 審査官引用 (5件)
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