特許
J-GLOBAL ID：200903088179416204

半導体記憶装置とその製造方法

発明者：
合 田 晃

合 田 晃 について

, 
野 口 充 宏

野 口 充 宏 について


出願人/特許権者：
株式会社東芝

株式会社東芝 について


代理人 (5件)： 吉武 賢次 ,  橘谷 英俊 ,  佐藤 泰和 ,  吉元 弘 ,  川崎 康
公報種別：公開公報
出願番号（国際出願番号）：特願2003-344689
公開番号（公開出願番号）：特開2005-116551
出願日： 2003年10月02日
公開日（公表日）： 2005年04月28日
要約：
【課題】 メモリセル領域と周辺回路領域を有する半導体記憶装置において、メモリセル領域においては歩留まり向上のためにトレンチ溝を浅く形成し、周辺回路部の、特に高電圧トランジスタ領域においては、素子分離耐圧を高めるためにトレンチ溝を深く形成した半導体記憶装置および製造方法。【解決手段】 メモリセル領域においては、電荷蓄積絶縁膜であるONO膜15を配置した複数のメモリセルトランジスタを形成し、このトランジスタに適用される素子分離溝6は細く浅く形成し、周辺回路領域においては、メモリセル領域におけるONO膜15とは異なる構造のゲート絶縁膜16、17を配置して、高電圧用と低電圧用の2つの種類のトランジスタを形成し、少なくとも高電圧用のトランジスタに適用される素子分離溝23は太く深く形成することにより、メモリセル領域の集積度と歩留まりを向上させ、周辺回路部では耐圧を確保する。【選択図】 図1
請求項（抜粋）：
半導体基板上に形成された、 ゲート絶縁膜として、少なくとも電荷蓄積絶縁膜を含む積層構造の第1のゲート絶縁膜を用いた、複数のメモリセルトランジスタが形成された第1の領域と、 ゲート絶縁膜として、前記電荷蓄積絶縁膜とは異なる第2のゲート絶縁膜を用いた、複数のトランジスタが形成された第2の領域と を備え、 前記第1の領域に形成された素子分離トレンチの、前記半導体基板の表面からの深さを前記第2の領域に形成された素子分離トレンチの、半導体基板の表面からの深さより浅く設定した ことを特徴とする半導体装置。
IPC (4件)：
H01L21/8247 ,  H01L27/115 ,  H01L29/788 ,  H01L29/792
FI (2件)：
H01L27/10 434 ,  H01L29/78 371
Fターム (34件)：
5F083EP18 ,  5F083EP23 ,  5F083EP75 ,  5F083EP76 ,  5F083EP77 ,  5F083EP79 ,  5F083GA09 ,  5F083GA24 ,  5F083GA27 ,  5F083JA02 ,  5F083JA04 ,  5F083JA05 ,  5F083JA06 ,  5F083JA33 ,  5F083JA35 ,  5F083JA39 ,  5F083LA21 ,  5F083MA06 ,  5F083MA19 ,  5F083NA01 ,  5F083NA06 ,  5F083PR09 ,  5F083PR43 ,  5F083PR53 ,  5F083ZA03 ,  5F083ZA05 ,  5F083ZA06 ,  5F083ZA08 ,  5F101BA45 ,  5F101BB05 ,  5F101BD02 ,  5F101BD32 ,  5F101BD34 ,  5F101BD35
引用特許：
出願人引用 (1件) 審査官引用 (5件)
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