特許
J-GLOBAL ID：200903088211520159

半導体メモリ装置

発明者：
小池 洋紀

小池 洋紀 について


出願人/特許権者：
日本電気株式会社

日本電気株式会社 について


代理人 (1件)： ▲柳▼川 信
公報種別：公開公報
出願番号（国際出願番号）：特願平11-259682
公開番号（公開出願番号）：特開2001-084799
出願日： 1999年09月14日
公開日（公表日）： 2001年03月30日
要約：
【要約】【課題】 半導体メモリ装置のメモリセルの試験を行う場合に、当該メモリセルから読出されるビット線上の読出し信号電位に対してオフセットを付加して、読出し信号のビット線上の電位差を監視することで当該メモリセルの試験をする場合に、ビット線上に読出される読出し信号の電位に依存することのないオフセット量を設定することが可能なオフセット付加回路を得る。【解決手段】 1本のビット線BLNk に対して1個のトランジスタT1 と1個のキャパシタCD1 とよりオフセット付加回路OFk を構成する。試験時には、オフセット有効信号OC1 によりトランジスタT1 をオンとし、オフセット付加制御信号OPL1 を、例えばローレベルからハイレベルとし、キャパシタCD1によるオフセット付加電圧をトランジスタT1 を介してビット線BLNk に重畳させる。これにより、ビット線の電位に依存することのないオフセット電圧を発生できる。
請求項（抜粋）：
データを記憶する複数のメモリセルをマトリックス状に配列したメモリセルアレイと、アドレスに従って前記メモリセルアレイ内のメモリセルを選択するためのワード線と、この選択されたメモリセルに対してデータの書込み及び読出しをなすためのビット線と、この選択されたメモリセルから前記ビット線上に読出されたデータ信号の電位差を増幅するセンスアンプ回路とを含む半導体メモリ装置であって、前記ビット線上に読出されたデータ信号の電位差を減少させる電圧であって、かつ前記ビット線上に読出される信号電圧に依存しないオフセット電圧を前記ビット線に付加するオフセット付加手段を含むことを特徴とする半導体メモリ装置。
IPC (4件)：
G11C 29/00 671 ,  G11C 11/22 ,  G11C 14/00 ,  G11C 11/401
FI (4件)：
G11C 29/00 671 Z ,  G11C 11/22 ,  G11C 11/34 352 A ,  G11C 11/34 371 A
Fターム (10件)：
5B024AA15 ,  5B024BA05 ,  5B024BA09 ,  5B024BA29 ,  5B024CA07 ,  5B024CA27 ,  5B024EA04 ,  5L106AA01 ,  5L106DD12 ,  5L106EE02
引用特許：
審査官引用 (6件)
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