特許
J-GLOBAL ID：200903089134162291
半導体集積回路装置およびその制御方法
発明者：
出願人/特許権者：
代理人 (1件)：
青山 葆 (外1名)
公報種別：公開公報
出願番号（国際出願番号）：特願2001-040029
公開番号（公開出願番号）：特開2002-245786
出願日： 2001年02月16日
公開日（公表日）： 2002年08月30日
要約：
【要約】【課題】 回路占有面積を低減することができる半導体集積回路装置およびその制御方法を提供する。【解決手段】 複数のメモリブロックMBの各々に共通のメインビット線BLMは、第2のMOS電界効果トランジスタQ2Sを介して接地されている。また、メインビット線BLMには、第1のMOS電界効果トランジスタQ1Sを介してサブビット線BLSが接続している。第1のMOS電界効果トランジスタQ1Sおよび第2のMOS電界効果トランジスタQ2Sをオンすると、不揮発性メモリセルMCのドレイン領域に蓄積された電荷が、第1のMOS電界効果トランジスタQ1Sおよびメインビット線BLMを介して引き抜かれる。
請求項（抜粋）：
複数のメモリブロックを備え、上記各メモリブロックは、マトリクス状に配置された複数のフローティングゲート型電界効果トランジスタである不揮発性メモリセルと、同一行の上記不揮発性メモリセルのゲート領域を共通に接続するワード線と、上記不揮発性メモリセルのソース領域を共通に接続するソース線と、同一列の上記不揮発性メモリセルのドレイン領域を共通に接続するサブビット線と、上記各サブビット線を選択する選択用の第1スイッチング素子とを含み、また、同一列の上記複数のメモリブロックに共通であって、上記各メモリブロックの上記サブビット線が上記各第1スイッチング素子を介して接続されるメインビット線と、上記不揮発性メモリセルの上記ドレイン領域に蓄積された電荷を上記第1スイッチング素子および上記メインビット線を介して引き抜くための第2スイッチング素子とを備えたことを特徴とする半導体集積回路装置。
Fターム (6件)：
5B025AA03
, 5B025AB01
, 5B025AC01
, 5B025AD11
, 5B025AE00
, 5B025AE08
