特許
J-GLOBAL ID:200903089818007074

半導体集積回路

発明者:
出願人/特許権者:
代理人 (1件): 玉村 静世
公報種別:公開公報
出願番号(国際出願番号):特願2000-152732
公開番号(公開出願番号):特開2001-332695
出願日: 2000年05月19日
公開日(公表日): 2001年11月30日
要約:
【要約】【課題】 半導体集積回路の動作速度を向上し、アクティブ時の消費電力、スタンバイ時の消費電力を共に低減し、チップ面積を小さくする。【解決手段】 相対的に電位差の小さな第1の電位組(VDDL,VSSL)を動作電源とする第1の論理ゲート(1)と、相対的に電位差の大きな第2の電位組(VDDH,VSSH)を動作電源とする第2の論理ゲート(2)との間で、MISトランジスタの基板電位(VBP,VBN)を共通化する。相対的に第2の論理ゲートの方が駆動能力は高く、相対的に第1の論理ゲートの方が低電力動作可能である。MISトランジスタは逆方向の基板バイアスにより閾値電圧が大きくなり、順方向の基板バイアスにより閾値電圧が小さくなる。前記基板電位の共通化により、双方の論理ゲートに異なる基板バイアス状態を形成する場合にも双方の論理ゲートのMOSトランジスタを共通のウェル領域に形成してよい。
請求項(抜粋):
相対的に電位差の小さな第1の電位組を動作電源とする第1の論理ゲートと、相対的に電位差の大きな第2の電位組を動作電源とする第2の論理ゲートとを有し、前記第1及び第2の論理ゲートはMISトランジスタを有し、前記第1の論理ゲートと第2の論理ゲートとの間でMISトランジスタの基板電位が共通化されて成るものであることを特徴とする半導体集積回路。
IPC (7件):
H01L 27/04 ,  H01L 21/822 ,  H01L 21/8238 ,  H01L 27/092 ,  H03K 19/00 ,  H03K 19/0185 ,  H03K 19/0944
FI (5件):
H03K 19/00 A ,  H01L 27/04 G ,  H01L 27/08 321 L ,  H03K 19/00 101 D ,  H03K 19/094 A
Fターム (41件):
5F038AV06 ,  5F038BG09 ,  5F038CA05 ,  5F038CD02 ,  5F038CD03 ,  5F038CD05 ,  5F038CD06 ,  5F038DF08 ,  5F038DT18 ,  5F038EZ09 ,  5F038EZ20 ,  5F048AA00 ,  5F048AA01 ,  5F048AA09 ,  5F048AB01 ,  5F048AB03 ,  5F048AB04 ,  5F048AB05 ,  5F048AB06 ,  5F048AB07 ,  5F048AB10 ,  5F048AC03 ,  5F048AC05 ,  5F048BB14 ,  5F048BE03 ,  5F048BE09 ,  5F048BF17 ,  5J056AA00 ,  5J056AA03 ,  5J056AA11 ,  5J056BB01 ,  5J056BB02 ,  5J056BB10 ,  5J056BB17 ,  5J056CC21 ,  5J056DD13 ,  5J056DD28 ,  5J056EE04 ,  5J056FF08 ,  5J056HH03 ,  5J056KK02
引用特許:
審査官引用 (13件)
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