特許
J-GLOBAL ID：200903090530983964

半導体記憶装置

発明者：
細野 浩司

細野 浩司 について

, 
田中 智晴

田中 智晴 について


出願人/特許権者：
株式会社東芝

株式会社東芝 について


代理人 (1件)： 伊丹 勝
公報種別：公開公報
出願番号（国際出願番号）：特願2004-094893
公開番号（公開出願番号）：特開2005-285185
出願日： 2004年03月29日
公開日（公表日）： 2005年10月13日
要約：
【課題】 選択ワード線のCR遅延を実効的に小さくすることができるワード線駆動方式を採用した半導体記憶装置を提供する。 【解決手段】 半導体記憶装置は、互いに交差するワード線とビット線、及びそれらの各交差部に配置されたメモリセルを有するメモリセルアレイと、前記メモリセルアレイの動作を制御するコントローラと、入力アドレスと前記コントローラから出力される制御信号に基づいて、前記メモリセルアレイの選択ワード線を駆動し、その間前記選択ワード線に隣接する非選択ワード線のうち少なくとも一方をフローティング状態に設定するように構成されたワード線駆動回路とを有する。 【選択図】 図4
請求項（抜粋）：
互いに交差するワード線とビット線、及びそれらの各交差部に配置されたメモリセルを有するメモリセルアレイと、 前記メモリセルアレイの動作を制御するコントローラと、 入力アドレスと前記コントローラから出力される制御信号に基づいて、前記メモリセルアレイの選択ワード線を駆動し、その間前記選択ワード線に隣接する非選択ワード線のうち少なくとも一方をフローティング状態に設定するように構成されたワード線駆動回路とを有する ことを特徴とする半導体記憶装置。
IPC (3件)：
G11C16/06 ,  G11C16/02 ,  G11C16/04
FI (4件)：
G11C17/00 633D ,  G11C17/00 622E ,  G11C17/00 641 ,  G11C17/00 611Z
Fターム (8件)：
5B125BA02 ,  5B125CA01 ,  5B125EA03 ,  5B125EB01 ,  5B125EC06 ,  5B125FA02 ,  5B125FA06 ,  5B125FA10
引用特許：
出願人引用 (1件)
  • 半導体記憶装置
    公報種別：公開公報   出願番号：特願2002-006847   出願人：株式会社東芝
審査官引用 (4件)
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