記憶装置コンタクトホールの形成方法

発明者：
出願人/特許権者：
代理人 (1件)：伊東忠彦
公報種別：公開公報
出願番号（国際出願番号）：特願2001-183216
公開番号（公開出願番号）：特開2003-007817
出願日： 2001年06月18日
公開日（公表日）： 2003年01月10日
要約：

【要約】【課題】ビット線コンタクトホールと周辺回路用コンタクトホール及びゲート用コンタクトホールを同時に形成し、ショートやジャンクションリークの増加及びドレイン飽和電流の減少等が避けられる記憶装置コンタクトホールの形成方法を提供する。【解決手段】基板に第1の酸化層を、第1の酸化層にゲート構造を複数形成し、複数のゲート構造の外側に沿って保護層を形成した上第2の酸化層を形成し、この後複数ゲート構造のサイドウォールをマスクとし且つ酸化物対窒化物のエッチング選択比が大きい条件でエッチングしてから更に窒化物対酸化物のエッチング選択比が大きい且つ窒化物において縦方向のエッチング速度が横方向のエッチング速度より大きいという条件でエッチングすることにより各コンタクトホールを同時に形成する。

請求項（抜粋）：

記憶セルアレー領域と周辺回路領域を有する半導体基板にコンタクトホールを形成する方法において、(a)前記基板に第1の酸化層を形成する段階と、(b)前記第1の酸化層に、伝導層と該伝導層を被覆する窒化シリコン層及びサイドウォールからなるゲート構造を複数形成する段階と、(c)前記複数のゲート構造の外側に沿って保護層を形成する段階と、(d)前記基板及び複数のゲート構造を全面的に被覆するように第2の酸化層を形成する段階と、(e)前記複数ゲート構造のサイドウォールをマスクとし且つ酸化物対窒化物のエッチング選択比が大きい条件で前記第2の酸化層をエッチングすることにより、前記記憶セルアレー領域にビット線コンタクトホールを、前記周辺回路領域に周辺回路用コンタクトホール及びゲート用コンタクトホールを形成し、且つ、前記保護層を前記ビット線コンタクトホール及び前記周辺回路用コンタクトホールから露出させると共に前記窒化シリコン層を前記ゲート用コンタクトホールから部分的に露出させる段階と、(f)窒化物対酸化物のエッチング選択比が大きい且つ窒化物において縦方向のエッチング速度が横方向のエッチング速度より大きいという条件で前記各コンタクトホールをエッチングすることにより、前記ビット線コンタクトホール及び周辺回路用コンタクトホールの下方の保護層を除去し第1の酸化層を露出させると共に前記ゲート用コンタクトホールからゲート構造の窒化シリコン層下方の構成を露出させる段階とからなることを特徴とする記憶装置コンタクトホールの形成方法。

IPC (8件)：

H01L 21/768 , H01L 21/28 , H01L 21/3065 , H01L 21/8234 , H01L 21/8242 , H01L 27/088 , H01L 27/10 481 , H01L 27/108

FI (6件)：

H01L 21/28 L , H01L 27/10 481 , H01L 21/90 C , H01L 27/10 681 F , H01L 27/08 102 D , H01L 21/302 J

Fターム (81件)：

4M104AA01 , 4M104BB01 , 4M104BB28 , 4M104BB40 , 4M104CC01 , 4M104CC05 , 4M104DD02 , 4M104DD04 , 4M104DD08 , 4M104DD09 , 4M104DD11 , 4M104DD16 , 4M104DD17 , 4M104DD18 , 4M104DD19 , 4M104DD23 , 4M104EE05 , 4M104EE08 , 4M104EE09 , 4M104EE14 , 4M104EE15 , 4M104EE17 , 4M104FF04 , 4M104FF14 , 4M104GG16 , 4M104HH12 , 4M104HH14 , 4M104HH18 , 4M104HH20 , 5F004AA05 , 5F004DA01 , 5F004DA16 , 5F004DA23 , 5F004DB06 , 5F004DB07 , 5F004EB01 , 5F033HH04 , 5F033HH28 , 5F033LL04 , 5F033MM07 , 5F033MM15 , 5F033NN40 , 5F033QQ09 , 5F033QQ16 , 5F033QQ19 , 5F033QQ21 , 5F033QQ22 , 5F033QQ25 , 5F033QQ28 , 5F033QQ30 , 5F033QQ37 , 5F033QQ48 , 5F033RR04 , 5F033RR06 , 5F033RR08 , 5F033RR15 , 5F033SS02 , 5F033SS04 , 5F033SS12 , 5F033SS13 , 5F033TT08 , 5F033VV16 , 5F033XX03 , 5F033XX15 , 5F033XX31 , 5F033XX34 , 5F048AC01 , 5F048BA01 , 5F048BB05 , 5F048BB08 , 5F048BF15 , 5F048BF16 , 5F083JA35 , 5F083MA03 , 5F083MA04 , 5F083MA15 , 5F083MA20 , 5F083NA08 , 5F083PR06 , 5F083PR42 , 5F083PR52

引用特許：

審査官引用 (5件)

半導体装置及びその製造方法
公報種別：公開公報出願番号：特願平8-036409 出願人：三菱電機株式会社
半導体集積回路装置およびその製造方法
公報種別：公開公報出願番号：特願平9-353926 出願人：株式会社日立製作所
半導体ウエハの層間スタッド形成方法
公報種別：公開公報出願番号：特願平8-274608 出願人：インターナショナル・ビジネス・マシーンズ・コーポレイション

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