特許
J-GLOBAL ID：200903092971346660

半導体装置およびその製造方法

発明者：
増田 員拓

増田 員拓 について


出願人/特許権者：
カシオ計算機株式会社

カシオ計算機株式会社 について


公報種別：公開公報
出願番号（国際出願番号）：特願2008-053082
公開番号（公開出願番号）：特開2009-212271
出願日： 2008年03月04日
公開日（公表日）： 2009年09月17日
要約：
【課題】 シリコン基板および該シリコン基板上に設けられた低誘電率膜と配線との積層構造からなる低誘電率膜配線積層構造部を備えた半導体装置において、低誘電率膜が剥離しにくいようにする。【解決手段】 シリコン基板1の上面の周辺部を除く領域には低誘電率膜4と配線5との積層構造からなる低誘電率膜配線積層構造部3が設けられている。低誘電率膜配線積層構造部3の上面には第1のパッシベーション膜7が設けられている。そして、第1のパッシベーション膜7および低誘電率膜配線積層構造部3の側面は第2のパッシベーション膜9によって覆われている。これにより、低誘電率膜4が剥離しにくい構造となっている。【選択図】 図1
請求項（抜粋）：
一面に集積回路が形成された半導体基板と、前記半導体基板の一面上の周辺部を除く領域に設けられ、比誘電率が3.0以下である低誘電率膜と配線との積層構造からなる低誘電率膜配線積層構造部と、前記低誘電率膜配線積層構造部の上面および側面を覆うように設けられた無機材料からなるパッシベーション膜と、前記パッシベーション膜上に設けられた有機材料からなる保護膜と、前記保護膜上に前記低誘電率膜配線積層構造部の最上層の配線の接続パッド部に接続されて設けられた電極用接続パッド部と、前記電極用接続パッド部上に設けられた外部接続用バンプ電極と、前記外部接続用バンプ電極の周囲に設けられた封止膜とを備えていることを特徴とする半導体装置。
IPC (7件)：
H01L 23/12 ,  H01L 21/768 ,  H01L 23/522 ,  H01L 21/822 ,  H01L 27/04 ,  H01L 21/320 ,  H01L 23/52
FI (6件)：
H01L23/12 501P ,  H01L21/90 J ,  H01L21/90 K ,  H01L21/90 S ,  H01L27/04 E ,  H01L21/88 T
Fターム (50件)：
5F033HH08 ,  5F033HH09 ,  5F033HH11 ,  5F033HH18 ,  5F033JJ08 ,  5F033JJ09 ,  5F033JJ11 ,  5F033JJ18 ,  5F033KK08 ,  5F033KK09 ,  5F033KK11 ,  5F033MM05 ,  5F033NN06 ,  5F033PP15 ,  5F033PP27 ,  5F033PP28 ,  5F033QQ08 ,  5F033QQ09 ,  5F033QQ27 ,  5F033QQ37 ,  5F033QQ47 ,  5F033QQ48 ,  5F033QQ54 ,  5F033QQ91 ,  5F033RR01 ,  5F033RR04 ,  5F033RR06 ,  5F033RR08 ,  5F033RR09 ,  5F033RR11 ,  5F033RR13 ,  5F033RR21 ,  5F033RR22 ,  5F033RR24 ,  5F033RR25 ,  5F033RR29 ,  5F033SS21 ,  5F033TT04 ,  5F033TT06 ,  5F033VV07 ,  5F033WW04 ,  5F033WW09 ,  5F033XX12 ,  5F033XX19 ,  5F033XX25 ,  5F038BE07 ,  5F038EZ03 ,  5F038EZ15 ,  5F038EZ19 ,  5F038EZ20
引用特許：
出願人引用 (5件)
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審査官引用 (4件)
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