特許
J-GLOBAL ID：200903031695291955

半導体装置およびその製造方法

発明者：
水澤 愛子

水澤 愛子 について

, 
岡田 修

岡田 修 について

, 
若林 猛

若林 猛 について


出願人/特許権者：
カシオ計算機株式会社

カシオ計算機株式会社 について


代理人 (1件)： 長南 満輝男
公報種別：公開公報
出願番号（国際出願番号）：特願2006-316643
公開番号（公開出願番号）：特開2007-335830
出願日： 2006年11月24日
公開日（公表日）： 2007年12月27日
要約：
【課題】 シリコン基板および該シリコン基板上に設けられた低誘電率膜と配線との積層構造からなる低誘電率膜配線積層構造部を備えた半導体装置において、低誘電率膜が剥離しにくいようにする。【解決手段】 シリコン基板1の上面の周辺部を除く領域には低誘電率膜4と配線5との積層構造からなる低誘電率膜配線積層構造部3が設けられている。低誘電率膜配線積層構造部3の上面にはパッシベーション膜7および保護膜9が設けられている。保護膜9の上面およびシリコン基板1の周辺部上面には封止膜14が設けられている。これにより、特に、低誘電率膜配線積層構造部3の側面は封止膜14によって覆われ、低誘電率膜4が剥離しにくい構造となっている。【選択図】 図1
請求項（抜粋）：
半導体基板と、前記半導体基板上の周辺部を除く領域に設けられた低誘電率膜と配線との積層構造からなる低誘電率膜配線積層構造部と、前記低誘電率膜配線積層構造部上に設けられた絶縁膜と、前記絶縁膜上に前記低誘電率膜配線積層構造部の配線の接続パッド部に接続されて設けられた電極用接続パッド部と、前記電極用接続パッド部上に設けられた外部接続用バンプ電極と、前記絶縁膜上および前記半導体基板の周辺部上に設けられた封止膜とを備え、前記低誘電率膜配線積層構造部の側面が前記絶縁膜および前記封止膜のいずれか一方によって覆われていることを特徴とする半導体装置。
IPC (6件)：
H01L 21/320 ,  H01L 23/52 ,  H01L 21/768 ,  H01L 23/522 ,  H01L 23/29 ,  H01L 23/31
FI (4件)：
H01L21/88 T ,  H01L21/90 S ,  H01L23/30 R ,  H01L23/30 G
Fターム (29件)：
4M109AA01 ,  4M109AA03 ,  4M109DA05 ,  4M109EA08 ,  4M109EA18 ,  4M109EC09 ,  5F033HH08 ,  5F033HH09 ,  5F033HH11 ,  5F033HH18 ,  5F033JJ08 ,  5F033JJ09 ,  5F033JJ11 ,  5F033JJ18 ,  5F033KK08 ,  5F033KK09 ,  5F033MM05 ,  5F033MM13 ,  5F033NN01 ,  5F033NN03 ,  5F033NN07 ,  5F033PP15 ,  5F033PP28 ,  5F033RR21 ,  5F033RR22 ,  5F033RR24 ,  5F033VV07 ,  5F033WW09 ,  5F033XX12
引用特許：
出願人引用 (6件)
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審査官引用 (5件)
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