特許
J-GLOBAL ID：200903093083518468

キャッシュメモリを含むデータ処理回路およびこのような回路を備える装置

発明者：
マルティーン、ジェイ.エル.エモンズ

マルティーン、ジェイ.エル.エモンズ について


出願人/特許権者：
コーニンクレッカ フィリップス エレクトロニクス エヌ ヴィ

コーニンクレッカ フィリップス エレクトロニクス エヌ ヴィ について


代理人 (1件)： 吉武 賢次 (外5名)
公報種別：公表公報
出願番号（国際出願番号）：特願2001-574621
公開番号（公開出願番号）：特表2003-530640
出願日： 2001年04月03日
公開日（公表日）： 2003年10月14日
要約：
【要約】【課題】 データ処理回路により消費される電力を低減する。【解決手段】 データ処理回路は、キャッシュモードでの動作とキャッシュバイパスモードでの動作との間で切り替え可能である。キャッシュバイパスモードでは、キャッシュメモリへの電力は、電力消費を低減するようにスイッチオフになる。
請求項（抜粋）：
キャッシュモードでの動作とキャッシュバイパスモードでの動作との間で切り替え可能なデータ処理回路であって、 電源接続と、 キャッシュメモリと、 前記電源接続と前記キャッシュメモリの電力入力との間に結合された電源スイッチと、を備え、 前記キャッシュバイパスモードで動作するときに、前記電源スイッチが前記キャッシュメモリへの電力供給を遮断する、データ処理回路。
IPC (2件)：
G06F 12/08 517 ,  G06F 12/08 579
FI (2件)：
G06F 12/08 517 Z ,  G06F 12/08 579
Fターム (4件)：
5B005JJ21 ,  5B005KK12 ,  5B005MM01 ,  5B005NN25
引用特許：
審査官引用 (13件)
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引用文献：
審査官引用 (1件)
  • Power Managed Second-Level Cache Control

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