フラッシュメモリ素子の製造方法

発明者： , , , ,
出願人/特許権者：
代理人 (1件)：笹島富二雄 (外1名)
公報種別：公開公報
出願番号（国際出願番号）：特願2001-010500
公開番号（公開出願番号）：特開2002-076151
出願日： 2001年01月18日
公開日（公表日）： 2002年03月15日
要約：

【要約】【課題】セグメントトランジスタとメモリセル領域間の電気的接続を正確に整合させて、信頼性を向上し得るフラッシュメモリ素子の製造方法を提供する。【解決手段】半導体基板60の上面に、1次不純物イオンを注入して自己整合によりセグメントトランジスタの第1ソース領域68a、68b及び第1ドレイン領域67を形成し、前記半導体基板60の上面に、2次不純物イオンを注入して、共通ビットライン及び共通ソースを形成すると共に、第2ソース領域73a、73b及び第2ドレイン領域71をそれぞれ形成して、フラッシュメモリ素子のセグメントトランジスタとメモリセル領域間の接続構造を製造する。

請求項（抜粋）：

セグメントトランジスタ領域とメモリセル領域とを備えた半導体基板の上面に、第1ゲート酸化膜を形成する段階と、前記セグメントトランジスタ領域の第1ゲート酸化膜の上面に、セグメントトランジスタのゲート電極を形成する段階と、前記メモリセル領域の前記第1ゲート酸化膜の上面にフォトレジストパターンを形成する段階と、前記セグメントトランジスタのゲート電極を、自己整合を行うイオン注入マスクに利用して、前記セグメントトランジスタ領域の半導体基板の内部に第1不純物イオンを注入し、前記セグメントトランジスタの第1ソース領域及び第1ドレイン領域を形成する段階と、前記メモリセル領域に、メモリセルを構成する浮遊ゲート電極を形成する段階と、前記浮遊ゲート電極と前記セグメントトランジスタのゲート電極とをイオン注入マスクに利用して、前記半導体基板の全面に第2不純物イオンを注入し、前記メモリセル領域の半導体基板の内部に、共通ビットラインを形成すると同時に、前記セグメントトランジスタの第1ソース領域及び第1ドレイン領域に、第2ソース領域及び第2ドレイン領域をそれぞれ形成する段階と、を順次行うことを特徴とするフラッシュメモリ素子の製造方法。

IPC (4件)：

H01L 21/8247 , H01L 27/115 , H01L 29/788 , H01L 29/792

FI (2件)：

H01L 27/10 434 , H01L 29/78 371

Fターム (7件)：

5F001AD05 , 5F001AD17 , 5F001AG12 , 5F083ER22 , 5F083KA05 , 5F083LA12 , 5F083PR36

引用特許：

審査官引用 (11件)

特開平1-259566
特開平1-259566
メモリセルの動作がセクタ単位で行われるフラッシュメモリ
公報種別：公開公報出願番号：特願平10-262602 出願人：エルジーセミコンカンパニーリミテッド

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