特許
J-GLOBAL ID：200903095503682032

半導体装置およびその製造方法

発明者：
中邑 良一

中邑 良一 について


出願人/特許権者：
日本電気株式会社

日本電気株式会社 について


代理人 (1件)： 尾身 祐助
公報種別：公開公報
出願番号（国際出願番号）：特願平11-032177
公開番号（公開出願番号）：特開2000-232207
出願日： 1999年02月10日
公開日（公表日）： 2000年08月22日
要約：
【要約】【課題】 キャパシタの蓄積電極とビットコンタクトプラグとを同時に形成できるようにしてリソグラフィ工程の削減により目ずれマージン分のスペース縮小を可能にする。工数削減。【解決手段】 pウェル1上に、蓄積電極形成部のゲート電極間間隔が、ビットコンタクト形成部のゲート電極間間隔より大きくなるようにゲート電極7を形成し、サイドウォールを形成する。SiO2 膜9を形成し、蓄積電極形成用開口とビットコンタクトプラグ形成用開口とを形成しポリシリコン膜11を堆積する。その上にSiO2 膜12を堆積し、エッチバックする(e)。更にポリシリコン膜11をエッチバックする(f)。SiO2 膜10、12をエッチングした後、容量絶縁膜と対向電極とを形成し、更にビット線を形成する。
請求項（抜粋）：
ゲート電極と、ソース・ドレイン領域とを有するMOSトランジスタと、前記MOSトランジスタ上を被覆する層間絶縁膜と、前記層間絶縁膜に埋め込まれた、前記ソース・ドレイン領域の一方に接続されたビットコンタクトプラグと、前記ソース・ドレイン領域の他方に接続された筒型の蓄積電極を有するキャパシタと、を備える半導体装置において、前記ビットコンタクトプラグと前記蓄積電極とは、同一層の同一導電材料層により形成され、かつ、前記蓄積電極の径またはその一辺の長さが前記ビットコンタクトプラグの径またはその一辺の長さより長いことを特徴とする半導体装置。
IPC (2件)：
H01L 27/108 ,  H01L 21/8242
FI (2件)：
H01L 27/10 621 C ,  H01L 27/10 681 B
Fターム (14件)：
5F083AD24 ,  5F083AD62 ,  5F083GA09 ,  5F083GA28 ,  5F083JA35 ,  5F083JA39 ,  5F083JA53 ,  5F083MA03 ,  5F083MA06 ,  5F083MA17 ,  5F083MA20 ,  5F083PR29 ,  5F083PR39 ,  5F083PR40
引用特許：
審査官引用 (12件)
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