特許
J-GLOBAL ID：200903095611400434
電界効果トランジスタとその製造方法
発明者：
,
出願人/特許権者：
代理人 (1件)：
高橋 敬四郎
公報種別：公開公報
出願番号（国際出願番号）：特願平10-317940
公開番号（公開出願番号）：特開2000-150535
出願日： 1998年11月09日
公開日（公表日）： 2000年05月30日
要約：
【要約】【課題】 ゲート電圧を確保しつつ、ソース抵抗を低減させることのできる電界効果トランジスタ又はその製造方法を提供する。【解決手段】 半導体積層構造の一主表面上に配置されたショットキ接触のゲート電極と、その両側に配置されたオーミック接触のソース/ドレイン電極と、ソース/ドレイン電極下に配置されたソース/ドレイン領域と、一主表面から離れた位置で、ソース/ドレイン領域を接続するように配置されたチャネル層と、チャネル層と一主表面との間に配置され、チャネル層よりも高い伝導帯エッジエネルギを有するバリア層と、ゲート電極の両側でソース/ドレイン領域に連続してバリア層およびチャネル層に形成された不純物添加領域で、バリア層内のキャリア密度がチャネル層内のキャリア密度より低い一対の不純物添加領域とを有する。
請求項（抜粋）：
一主表面を有する半導体積層構造と、前記一主表面上に配置され、該一主表面に対してショットキ接触を形成するゲート電極と、前記一主表面上で、前記ゲート電極の両側に配置され、該一主表面に対してオーミック接触を形成する一対のソース/ドレイン電極と、前記積層構造内で前記一対のソース/ドレイン電極下に配置され、電流取出領域を形成する一対のソース/ドレイン領域と、前記積層構造内で、前記一主表面から離れた位置で、前記一対のソース/ドレイン領域を接続するように配置されたチャネル層と、前記積層構造内で、前記チャネル層と前記一主表面との間に配置され、前記チャネル層よりも高い伝導帯エッジエネルギを有するバリア層と、前記ゲート電極の両側で前記一対のソース/ドレイン領域に連続して前記バリア層および前記チャネル層に形成された一対の不純物添加領域で、バリア層内のキャリア密度がチャネル層内のキャリア密度より低い一対の不純物添加領域とを有する電界効果トランジスタ。
IPC (2件)：
H01L 21/338
, H01L 29/812
5F102FA01
, 5F102FA03
, 5F102GB01
, 5F102GC01
, 5F102GD01
, 5F102GJ05
, 5F102GK05
, 5F102GK06
, 5F102GK08
, 5F102GL04
, 5F102GM04
, 5F102GM05
, 5F102GM06
, 5F102GM08
, 5F102GR13
, 5F102GR16
, 5F102GS01
, 5F102GT03
, 5F102GT05
, 5F102GT06
, 5F102GV08
, 5F102HA02
, 5F102HC01
, 5F102HC07
, 5F102HC16
, 5F102HC18
, 5F102HC19
, 5F102HC21
, 5F102HC22
