半導体素子の製造方法

発明者：
出願人/特許権者：
代理人 (1件)：北村修一郎
公報種別：公開公報
出願番号（国際出願番号）：特願2000-392862
公開番号（公開出願番号）：特開2001-217396
出願日： 2000年12月25日
公開日（公表日）： 2001年08月10日
要約：

【要約】【課題】本発明は、MOSFETの大きさを縮小することができるようにした半導体素子の製造方法に関するものである。【解決手段】半導体基板及びその上に形成したトレンチマスク層を蝕刻して形成したトレンチを埋めて素子分離絶縁物質306を形成し、トレンチマスク層を露出させ、素子分離絶縁物質306の一部とトレンチマスク層を除去して形成したトレンチ上に素子分離絶縁膜306aを形成し、半導体基板上にゲート絶縁膜308を形成し、素子分離絶縁膜306aの間に形成したゲート電極用伝導物質の一部を除去し、ゲート電極用伝導物質の一部を除去する。

請求項（抜粋）：

半導体基板上に所定厚さのトレンチマスク層を形成し、任意のパターンを有する素子分離マスクを利用して、前記トレンチマスク層及び半導体基板の一部を蝕刻してトレンチを形成し、前記トレンチの内部を埋めて素子分離絶縁物質を形成する第1段階と、前記素子分離絶縁物質をエッチバックで平坦に除去して前記トレンチマスク層の上部を露出させ、ゲート電極ラインに予定されたフィールド領域内の素子分離絶縁物質の一部を除去して溝を形成し、前記トレンチマスク層を除去して前記半導体基板上部の一部を露出させ、前記トレンチ上に素子分離絶縁膜を形成する第2段階と、前記露出した半導体基板上にゲート絶縁膜を形成し、段差を有する前記素子分離絶縁膜の間を埋めてゲート電極用伝導物質を形成する第3段階と、エッチバック工程を実施して、前記ゲート電極用伝導物質を平坦に除去して前記素子分離絶縁膜の上部を露出させ、ゲート電極マスクを利用する蝕刻工程を実施して、前記ゲート電極用伝導物質の一部を除去し、前記素子分離絶縁膜上に自己整列されるゲート電極を形成する第4段階とを含んで成ることを特徴とする半導体素子の製造方法。

IPC (6件)：

H01L 27/08 331 , H01L 21/28 , H01L 21/76 , H01L 21/8234 , H01L 27/088 , H01L 29/78

FI (6件)：

H01L 27/08 331 A , H01L 21/28 Z , H01L 21/76 L , H01L 27/08 102 C , H01L 29/78 301 G , H01L 29/78 301 R

引用特許：

審査官引用 (8件)

半導体装置およびその製造方法
公報種別：公開公報出願番号：特願平8-226356 出願人：三菱電機株式会社
MOS型半導体装置及びその製造方法
公報種別：公開公報出願番号：特願平5-116930 出願人：富士通株式会社, 株式会社九州富士通エレクトロニクス
半導体記憶装置及びその製造方法
公報種別：公開公報出願番号：特願平9-248167 出願人：株式会社日立製作所

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