特許
J-GLOBAL ID：200903096309692872

ディスプレイ装置のディザ処理回路

発明者：
鈴木 雅博

鈴木 雅博 について


出願人/特許権者：
パイオニア株式会社

パイオニア株式会社 について


代理人 (1件)： 藤村 元彦
公報種別：公開公報
出願番号（国際出願番号）：特願平11-332795
公開番号（公開出願番号）：特開2001-154630
出願日： 1999年11月24日
公開日（公表日）： 2001年06月08日
要約：
【要約】【課題】 ディザパターンの発生を抑制した良好なディザ処理を実施することができるディザ処理回路を提供することを目的とする。【解決手段】 入力映像信号に対応した画素データによって表される輝度レベルに応じて、各画素群内の画素各々に割り当てるべきディザ係数を変更する。
請求項（抜粋）：
連続して生じる単位画面情報信号からなる映像信号に応じてディスプレイ画面上に2次元画像を表示するディスプレイ装置のディザ処理回路であって、前記画面上の複数の画素群各々の各画素位置に対応させてディザ係数を発生するディザ係数発生手段と、前記画素の各々に対応した前記映像信号に基づく画素データに前記ディザ係数を加算したものをディザ処理画素データとして出力する加算器とからなり、前記ディザ係数発生手段は、発生すべき前記ディザ係数を前記画素データによって表される輝度レベルに応じて変更することを特徴とするディザ処理回路。
IPC (4件)：
G09G 3/20 641 ,  G09G 3/20 ,  G06T 5/00 ,  G09G 3/28
FI (6件)：
G09G 3/20 641 H ,  G09G 3/20 641 E ,  G09G 3/20 641 K ,  G09G 3/20 641 Q ,  G06F 15/68 320 A ,  G09G 3/28 K
Fターム (18件)：
5B057CA07 ,  5B057CA12 ,  5B057CB07 ,  5B057CE13 ,  5B057DA16 ,  5B057DB02 ,  5C080AA05 ,  5C080BB05 ,  5C080DD02 ,  5C080DD03 ,  5C080DD30 ,  5C080EE29 ,  5C080FF12 ,  5C080GG09 ,  5C080GG12 ,  5C080JJ02 ,  5C080JJ04 ,  5C080JJ05
引用特許：
出願人引用 (9件)
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審査官引用 (8件)
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