特許
J-GLOBAL ID:200903096310221638

半導体装置

発明者:
出願人/特許権者:
代理人 (1件): 恩田 博宣
公報種別:公開公報
出願番号(国際出願番号):特願平8-251765
公開番号(公開出願番号):特開平10-098108
出願日: 1996年09月24日
公開日(公表日): 1998年04月14日
要約:
【要約】【課題】金属配線層第1層の配線領域の面積を縮小し、入出力セル領域の配置ピッチを縮小して、多ピン化を図る。【解決手段】入出力セル領域13は複数のnMOSトランジスタ16及びpMOSトランジスタ17を備える。複数のnMOSトランジスタ16及びpMOSトランジスタ17は半導体チップの周方向と直交する方向に並ぶように配置されている。nMOSトランジスタ16のゲート16a、ソース16b及びドレイン16cは半導体チップの周方向と直交する方向に並ぶように設けられ、pMOSトランジスタ17のゲート17a、ソース17b及びドレイン17cは半導体チップの周方向と直交する方向に並ぶように設けられている。
請求項(抜粋):
入出力回路を構成するための入出力セル領域は複数のトランジスタを備え、複数の入出力セル領域を半導体チップの周縁に沿うように配置した半導体装置において、前記各入出力セル領域において前記複数のトランジスタを前記半導体チップの周方向と直交する方向に並ぶように配置するとともに、各トランジスタの3つの電極を、それら3つの電極の配置方向が前記半導体チップの周方向と直交するように設けた半導体装置。
IPC (5件):
H01L 21/82 ,  H01L 21/28 ,  H01L 21/3205 ,  H01L 27/04 ,  H01L 21/822
FI (5件):
H01L 21/82 P ,  H01L 21/28 Z ,  H01L 21/88 A ,  H01L 27/04 H ,  H01L 27/04 D
引用特許:
審査官引用 (13件)
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