特許
J-GLOBAL ID：200903097939476694

半導体記憶装置およびその動作方法

発明者：
伊藤 浩

伊藤 浩 について


出願人/特許権者：
日本電気株式会社

日本電気株式会社 について


代理人 (1件)： 京本 直樹 (外2名)
公報種別：公開公報
出願番号（国際出願番号）：特願平11-302332
公開番号（公開出願番号）：特開2001-127176
出願日： 1999年10月25日
公開日（公表日）： 2001年05月11日
要約：
【要約】【課題】フラッシュEEPROMの駆動能力の向上あるいはオン抵抗の低減を簡便に行えるようにする。【解決手段】フラッシュEEPROMの構造で、ウェル拡散領域が半導体基板に形成され更にこのウェル拡散領域表面に低濃度層が設けられる。そして、上記低濃度層にフラッシュEEPROMのチャネル領域が形成される。このようなフラッシュEEPROMにおいて、浮遊ゲート型トランジスタ構造であるフラッシュEEPROMの浮遊ゲート電極から電子を半導体基板側に放出する動作ではフラッシュEEPROMがディプレッション型になるようにし、その読み出し動作ではバックバイアスをかける。また、フラッシュEEPROMの中性状態でもディプレッション型になるようにする。
請求項（抜粋）：
一導電型の半導体基板表面に形成された逆導電型のソース領域とドレイン領域と、前記ソース領域とドレイン領域との間に形成されたチャネル領域と、前記チャネル領域上に順次積層して形成された第1の絶縁膜、浮遊ゲート電極、第2の絶縁膜及び制御ゲート電極とを有する浮遊ゲート型トランジスタにおいて、ウェル拡散領域が前記半導体基板に形成され更に前記ウェル拡散領域表面に低濃度層が設けられ前記低濃度層に前記チャネル領域が形成されていることを特徴とする半導体記憶装置。
IPC (4件)：
H01L 21/8247 ,  H01L 29/788 ,  H01L 29/792 ,  H01L 27/115
FI (2件)：
H01L 29/78 371 ,  H01L 27/10 434
Fターム (33件)：
5F001AA25 ,  5F001AB08 ,  5F001AC02 ,  5F001AC06 ,  5F001AD61 ,  5F001AE02 ,  5F001AE03 ,  5F001AE08 ,  5F001AF06 ,  5F001AF07 ,  5F001AF10 ,  5F083EP02 ,  5F083EP23 ,  5F083ER02 ,  5F083ER05 ,  5F083ER09 ,  5F083ER14 ,  5F083ER19 ,  5F083ER22 ,  5F083ER30 ,  5F083GA02 ,  5F083GA21 ,  5F101BA07 ,  5F101BB05 ,  5F101BC02 ,  5F101BC11 ,  5F101BD36 ,  5F101BE02 ,  5F101BE05 ,  5F101BE07 ,  5F101BF02 ,  5F101BF03 ,  5F101BF10
引用特許：
審査官引用 (5件)
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