特許
J-GLOBAL ID：200903098653123243

半導体記憶装置

発明者：
大 澤 隆

大 澤 隆 について


出願人/特許権者：
株式会社東芝

株式会社東芝 について


代理人 (6件)： 吉武 賢次 ,  橘谷 英俊 ,  佐藤 泰和 ,  吉元 弘 ,  川崎 康 ,  赤岡 明
公報種別：公開公報
出願番号（国際出願番号）：特願2004-056298
公開番号（公開出願番号）：特開2005-251791
出願日： 2004年03月01日
公開日（公表日）： 2005年09月15日
要約：
【課題】 メモリセルの密度を大きくしかつ周辺回路やロジック回路の占有面積を小さくすることによって、メモリセルの占有率を向上させた半導体記憶装置を提供する。【解決手段】 半導体記憶装置100は、半導体基板10と、半導体基板上に設けられた絶縁層20と、絶縁層上に設けられ、半導体基板から絶縁された半導体層30と、半導体層に形成されたソース領域31およびドレイン領域33、および、それらの間に設けられたボディ領域35を含み、該ボディ領域35に電荷を蓄積/放出することによりデータを記憶するメモリセルMCと、複数のメモリセルMCがそのチャネル長方向に配列したメモリセルラインMCLと、複数のメモリセルラインがメモリセルのチャネル幅方向に配列したメモリセルアレイMCAと、複数のメモリセルMCの各々の周囲を取り囲む素子分離領域とを備えている。【選択図】 図1
請求項（抜粋）：
半導体基板と、 前記半導体基板上に設けられた絶縁層と、 前記絶縁層上に設けられ、前記半導体基板から絶縁された第1の半導体層と、 前記第1の半導体層に形成された第1導電型のソース領域および第1導電型のドレイン領域、および、該ソース領域と該ドレイン領域との間の前記第1の半導体層に設けられた第2導電型のボディ領域を含み、該ボディ領域に電荷を蓄積または放出することによってデータを記憶することができるメモリセルと、 複数の前記メモリセルが該メモリセルのチャネル長方向に配列して形成されたメモリセルラインと、 複数の前記メモリセルラインが前記メモリセルのチャネル幅方向に配列して形成されたメモリセルアレイとを備え、 同一メモリセルラインにおいては前記メモリセルはソース領域からドレイン領域への方向が同一方向になるように配列され、隣り合うメモリセルラインにおいては前記メモリセルはソース領域からドレイン領域への方向が反対方向になるように配列されていることを特徴とする半導体記憶装置。
IPC (7件)：
H01L21/8242 ,  G11C11/401 ,  H01L21/76 ,  H01L21/762 ,  H01L27/10 ,  H01L27/108 ,  H01L27/12
FI (7件)：
H01L27/10 321 ,  H01L27/10 471 ,  H01L27/12 L ,  G11C11/34 352Z ,  H01L21/76 D ,  H01L21/76 E ,  H01L21/76 R
Fターム (25件)：
5F032AA06 ,  5F032AA07 ,  5F032AA82 ,  5F032BA01 ,  5F032BA08 ,  5F032CA03 ,  5F032CA17 ,  5F032CA23 ,  5F032DA12 ,  5F083AD69 ,  5F083GA09 ,  5F083HA02 ,  5F083KA02 ,  5F083LA03 ,  5F083LA14 ,  5F083LA16 ,  5F083NA01 ,  5F083ZA04 ,  5F083ZA12 ,  5M024AA62 ,  5M024BB02 ,  5M024CC20 ,  5M024PP04 ,  5M024PP05 ,  5M024PP10
引用特許：
出願人引用 (7件)
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審査官引用 (6件)
  • 半導体メモリ装置
    公報種別：公開公報   出願番号：特願2001-039122   出願人：株式会社東芝
  • 半導体装置
    公報種別：公開公報   出願番号：特願2002-051882   出願人：株式会社東芝
  • 半導体装置及びその製造方法
    公報種別：公開公報   出願番号：特願2001-193323   出願人：株式会社東芝
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