半導体装置および半導体装置の製造方法

発明者： , , , , ,
出願人/特許権者：
代理人 (2件)：吉竹英俊 , 有田貴弘
公報種別：公開公報
出願番号（国際出願番号）：特願2007-207350
公開番号（公開出願番号）：特開2009-043938
出願日： 2007年08月09日
公開日（公表日）： 2009年02月26日
要約：

【課題】PMOSトランジスタのソース・ドレイン領域にSiGe層が形成されており、当該SiGe層の上面がシリサイド化されている構成において、ソース・ドレイン領域と金属シリサイドとの接触抵抗の低減を図ることができる半導体装置を提供する。【解決手段】本発明に係る半導体装置は、半導体基板1、SiGe層7、高濃度Ge層8および金属シリサイド層9を備えている。SiGe層7は、PMOSトランジスタ100のソース・ドレイン領域となる半導体基板の表面内に形成される。高濃度Ge層8は、SiGe層上面に形成され、SiGe層7内におけるGe濃度よりも高いGe濃度を有する。金属シリサイド層9は、高濃度Ge層8上に形成される。【選択図】図1

請求項（抜粋）：

PMOSトランジスタが形成される半導体基板と、前記PMOSトランジスタのソース・ドレイン領域となる前記半導体基板の表面内に形成される、SiGe層と、前記SiGe層上に形成され、前記SiGe層内におけるGe濃度よりも高いGe濃度を有する高濃度Ge層と、前記高濃度Ge層上に形成される金属シリサイド層とを、備えている、ことを特徴とする半導体装置。

IPC (4件)：

H01L 29/78 , H01L 21/336 , H01L 21/28 , H01L 29/417

FI (5件)：

H01L29/78 301S , H01L29/78 301P , H01L21/28 301S , H01L21/28 A , H01L29/50 M

Fターム (57件)：

4M104AA01 , 4M104AA02 , 4M104AA03 , 4M104BB01 , 4M104BB05 , 4M104BB06 , 4M104BB07 , 4M104BB21 , 4M104BB38 , 4M104BB39 , 4M104CC01 , 4M104DD26 , 4M104DD28 , 4M104DD40 , 4M104DD71 , 4M104DD79 , 4M104DD80 , 4M104DD84 , 4M104GG09 , 4M104HH15 , 5F140AA05 , 5F140AA10 , 5F140AC01 , 5F140AC28 , 5F140BA01 , 5F140BD11 , 5F140BF04 , 5F140BF11 , 5F140BF18 , 5F140BG08 , 5F140BG12 , 5F140BG22 , 5F140BG34 , 5F140BG39 , 5F140BG44 , 5F140BG45 , 5F140BG53 , 5F140BH06 , 5F140BH07 , 5F140BH14 , 5F140BH27 , 5F140BJ01 , 5F140BJ08 , 5F140BJ09 , 5F140BJ21 , 5F140BJ30 , 5F140BK02 , 5F140BK09 , 5F140BK13 , 5F140BK17 , 5F140BK23 , 5F140BK29 , 5F140BK34 , 5F140BK38 , 5F140BK39 , 5F140CB04 , 5F140CF04

引用特許：

審査官引用 (5件)

半導体装置及びその製造方法
公報種別：公開公報出願番号：特願平8-316268 出願人：三菱電機株式会社
半導体装置の製造方法
公報種別：公開公報出願番号：特願2005-172035 出願人：富士通株式会社
半導体装置の製造方法
公報種別：公開公報出願番号：特願2005-046573 出願人：富士通株式会社

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