特許
J-GLOBAL ID：200903099745445790

半導体装置及びその製造方法

発明者：
井尾 英治

井尾 英治 について


出願人/特許権者：
日本電気株式会社

日本電気株式会社 について


代理人 (1件)： 天野 広
公報種別：公開公報
出願番号（国際出願番号）：特願平11-108884
公開番号（公開出願番号）：特開2000-299390
出願日： 1999年04月16日
公開日（公表日）： 2000年10月24日
要約：
【要約】【課題】CMOSロジックトランジスタと不揮発メモリとを混載する半導体装置において、トランジスタの製造工程数を増加させることなく、バンド間電流の発生を抑制する。【解決手段】サイドウォール53を拡張して形成したサイドウォールオフセット54により、高耐圧トランジスタ10、20のソース/ドレイン拡散層65、66をゲート電極52のエッジから引き離して形成する。これにより、バンド間リーク電流の発生を抑制し、ソース-ドレイン間耐圧の向上を図る
請求項（抜粋）：
半導体基板と、前記半導体基板の表面に形成された素子分離絶縁膜と、前記素子分離絶縁膜により画定された素子形成領域内において、前記半導体基板の表面に形成されたゲート電極と、前記ゲート電極を覆って形成されたサイドウォールと、前記半導体基板の表面に形成されたドレイン拡散層及びソース拡散層と、からなる半導体装置において、前記サイドウォールは、前記半導体基板の表面に沿って、前記ドレイン拡散層及び前記ソース拡散層が形成される領域の少なくとも何れか一方において、前記ゲート電極の外側に向かって延びるサイドウォールオフセットを有しており、前記ドレイン拡散層及びソース拡散層の少なくとも何れか一方は前記サイドウォールオフセットの外縁よりも前記ゲート電極に向かって前記サイドウォールの内側まで延びており、前記ドレイン拡散層又はソース拡散層の表面には、前記サイドウォールオフセット又は前記サイドウォールの外縁よりも外側において、低抵抗配線層が形成されていることを特徴とする半導体装置。
IPC (7件)：
H01L 21/8238 ,  H01L 27/092 ,  H01L 27/115 ,  H01L 29/78 ,  H01L 21/8247 ,  H01L 29/788 ,  H01L 29/792
FI (5件)：
H01L 27/08 321 E ,  H01L 27/10 434 ,  H01L 29/78 301 S ,  H01L 29/78 301 G ,  H01L 29/78 371
Fターム (52件)：
5F001AD17 ,  5F001AD44 ,  5F001AD61 ,  5F001AD62 ,  5F001AF25 ,  5F001AG10 ,  5F001AG40 ,  5F040DA19 ,  5F040DB03 ,  5F040DC01 ,  5F040EC07 ,  5F040EE05 ,  5F040EF02 ,  5F040EF13 ,  5F040EH02 ,  5F040EK05 ,  5F040FB02 ,  5F040FC28 ,  5F048AA01 ,  5F048AA05 ,  5F048AA07 ,  5F048AA09 ,  5F048AB01 ,  5F048AC03 ,  5F048AC06 ,  5F048BB05 ,  5F048BB08 ,  5F048BB12 ,  5F048BB16 ,  5F048BC03 ,  5F048BC06 ,  5F048BC07 ,  5F048BE01 ,  5F048BE03 ,  5F048BE05 ,  5F048BF06 ,  5F048BG12 ,  5F048DA23 ,  5F048DA25 ,  5F083GA06 ,  5F083GA24 ,  5F083GA28 ,  5F083JA35 ,  5F083NA01 ,  5F083PR03 ,  5F083PR09 ,  5F083PR21 ,  5F083PR44 ,  5F083PR46 ,  5F083PR56 ,  5F083ZA05 ,  5F083ZA07
引用特許：
出願人引用 (5件)
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審査官引用 (5件)
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