特許
J-GLOBAL ID：200903099991345452
半導体記憶装置
発明者：
出願人/特許権者：
代理人 (1件)：
鈴江 武彦 (外6名)
公報種別：公開公報
出願番号（国際出願番号）：特願平8-339949
公開番号（公開出願番号）：特開平9-231760
出願日： 1996年12月19日
公開日（公表日）： 1997年09月05日
要約：
【要約】【課題】回路数、配線数、負荷容量の増大を抑えることが難しく、高速化が困難であった。【解決手段】第1、第2のバンクBK0, BK1の各データ線DQ0,/DQ0,DQ1,/DQ1 に交互に導通されるスイッチゲートSW0, SW1を介して共有データ線DQY を接続し、この共有データ線DQY に読出し増幅器DQRA、書込み駆動回路DQWDを接続することにより、読出し増幅器DQRA、書込み駆動回路DQWDを第1、第2のバンクBK0, BK1で共有している。I/O線RWDnはDQRA、DQWDとデータ入力回路DIB 、データ出力回路DOB の間の極僅かな長さでよいため、DQRAの駆動負荷を軽減でき高速動作が可能となる。
請求項（抜粋）：
複数のメモリセルがそれぞれ配列され、選択信号により1つが選択される複数のバンクと、前記各バンクに設けられ、選択された前記メモリセルに接続されるデータ線と、前記各バンクに共有され、データを伝送する共有データ線と、前記各バンクのデータ線と前記共有データ線の間にそれぞれ設けられ、選択信号に応じて前記バンクのデータ線を前記共有データ線に接続する複数のスイッチと、前記共有データ線に接続され、前記メモリセルから読出されたデータを増幅する増幅器と、前記増幅器に接続され、前記増幅器によって増幅されたデータを外部に伝送する配線とを具備することを特徴とする半導体記憶装置。
IPC (2件)：
G11C 11/409
, G11C 11/401
G11C 11/34 354 A
, G11C 11/34 362 H
