特許
J-GLOBAL ID：201003004876321507

電力用半導体装置

発明者：
楢崎 敦司

楢崎 敦司 について


出願人/特許権者：
三菱電機株式会社

三菱電機株式会社 について


代理人 (7件)： 深見 久郎 ,  森田 俊雄 ,  仲村 義平 ,  堀井 豊 ,  酒井 將行 ,  荒川 伸夫 ,  佐々木 眞人
公報種別：公開公報
出願番号（国際出願番号）：特願2009-135022
公開番号（公開出願番号）：特開2010-283128
出願日： 2009年06月04日
公開日（公表日）： 2010年12月16日
要約：
【課題】ラッチアップの発生を防止することができる電力用半導体装置を提供する。【解決手段】半導体層は、第1導電型の第1の層8と、第2導電型の第2の層と、第3の層とを有する。第3の層は、第1導電型の第1の領域と、第2導電型の第2の領域とを有する。第2の電極11は、第1および第2の領域の各々と接触している。半導体層の第1の電極12に面する面と反対の面上にトレンチが形成されている。ゲート電極EVはゲート絶縁膜9を介してトレンチに埋め込まれている。ゲート電極EVは、第1の領域および第2の層を貫通して第1の層8に侵入する第1の部分1と、第2の領域および第2の層を貫通して第1の層8に侵入する第2の部分13とを含む。第1の部分1が第1の層8に侵入する深さに比して、第2の部分13が第1の層8に深く侵入している。【選択図】図2
請求項（抜粋）：
第1の電極と、 前記第1の電極上に設けられた半導体層とを備え、 前記半導体層の前記第1の電極に面する面と反対の面上にトレンチが形成されており、 前記半導体層は、 前記第1の電極上に設けられた第1導電型の第1の層と、 前記第1の層上に設けられた第2導電型の第2の層と、 前記第2の層上に設けられ、かつ前記第1導電型の第1の領域および前記第2導電型の第2の領域を有する第3の層とを含み、さらに 前記第1および第2の領域の各々と接触する第2の電極と、 前記トレンチの内壁を被覆するゲート絶縁膜と、 前記ゲート絶縁膜を介して前記トレンチに埋め込まれたゲート電極とを備え、 前記ゲート電極は、前記第1の領域および前記第2の層を貫通して前記第1の層に侵入する第1の部分と、前記第2の領域および前記第2の層を貫通して前記第1の層に侵入する第2の部分とを含み、 前記第1の部分が前記第1の層に侵入する深さに比して、前記第2の部分が前記第1の層に深く侵入している、電力用半導体装置。
IPC (5件)：
H01L 29/78 ,  H01L 29/739 ,  H01L 29/423 ,  H01L 29/49 ,  H01L 21/336
FI (13件)：
H01L29/78 653A ,  H01L29/78 655B ,  H01L29/78 652K ,  H01L29/78 652G ,  H01L29/78 655F ,  H01L29/78 652C ,  H01L29/58 G ,  H01L29/78 652F ,  H01L29/78 658G ,  H01L29/78 658F ,  H01L29/78 652D ,  H01L29/78 652H ,  H01L29/78 652J
Fターム (7件)：
4M104AA01 ,  4M104CC05 ,  4M104FF01 ,  4M104FF06 ,  4M104GG09 ,  4M104GG15 ,  4M104GG18
引用特許：
審査官引用 (7件)
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