特許
J-GLOBAL ID：201003038587072215

電子デバイス及びその製造方法

発明者：
興梠 隼人

興梠 隼人 について

, 
樋野村 徹

樋野村 徹 について

, 
西村 淳

西村 淳 について


出願人/特許権者：
パナソニック株式会社

パナソニック株式会社 について


代理人 (11件)： 前田 弘 ,  竹内 宏 ,  嶋田 高久 ,  竹内 祐二 ,  今江 克実 ,  藤田 篤史 ,  二宮 克也 ,  原田 智雄 ,  井関 勝守 ,  関 啓 ,  杉浦 靖也
公報種別：公開公報
出願番号（国際出願番号）：特願2008-248998
公開番号（公開出願番号）：特開2010-080781
出願日： 2008年09月26日
公開日（公表日）： 2010年04月08日
要約：
【課題】電子デバイス及びその製造において、直接的に最適なアライメント位置を検出する。【解決手段】電子デバイス100は、第1基板Wf1と、第1基板Wf1を搭載し且つ少なくとも一つの所定領域において第1基板Wf1と電気的に接続された第2基板Wf2とを備える。所定領域は、第1基板Wf1を貫通する少なくとも一つの貫通ビア110と、第1基板Wf1に、所定領域の一部を囲み且つ両端が接するのを避けて設けられた第1の配線111と、第1基板Wf1上に設けられ、第1の配線の両端にそれぞれ電気的に接続する一対の端子パッドと、第2基板Wf2上に設けられ、貫通ビア110と接続された少なくとも一つの導電部223とを有する。【選択図】図1
請求項（抜粋）：
第1基板と、前記第1基板を搭載し且つ少なくとも一つの所定領域において前記第1基板と電気的に接続された第2基板とを備え、 前記所定領域は、 前記第1基板を貫通する少なくとも一つの貫通ビアと、 前記第1基板に、前記所定領域の一部を囲み且つ両端が接するのを避けて設けられた第1の配線と、 前記第1基板上に設けられ、前記第1の配線の両端にそれぞれ電気的に接続する一対の端子パッドと、 前記第2基板上に設けられ、前記貫通ビアと接続された少なくとも一つの導電部とを有することを特徴とする電子デバイス。
IPC (5件)：
H01L 25/065 ,  H01L 25/07 ,  H01L 25/18 ,  H01L 21/320 ,  H01L 23/52
FI (3件)：
H01L25/08 Z ,  H01L21/88 J ,  H01L21/88 S
Fターム (45件)：
5F033HH04 ,  5F033HH07 ,  5F033HH08 ,  5F033HH11 ,  5F033HH14 ,  5F033HH21 ,  5F033HH32 ,  5F033HH35 ,  5F033JJ07 ,  5F033JJ08 ,  5F033JJ11 ,  5F033JJ14 ,  5F033JJ19 ,  5F033JJ21 ,  5F033JJ32 ,  5F033KK01 ,  5F033KK08 ,  5F033KK11 ,  5F033KK14 ,  5F033KK21 ,  5F033KK32 ,  5F033MM01 ,  5F033MM12 ,  5F033MM13 ,  5F033MM30 ,  5F033NN05 ,  5F033NN07 ,  5F033PP15 ,  5F033PP26 ,  5F033QQ07 ,  5F033QQ09 ,  5F033QQ11 ,  5F033QQ19 ,  5F033QQ37 ,  5F033QQ46 ,  5F033QQ48 ,  5F033RR04 ,  5F033RR06 ,  5F033SS11 ,  5F033TT07 ,  5F033VV00 ,  5F033VV06 ,  5F033VV07 ,  5F033VV08 ,  5F033XX00
引用特許：
出願人引用 (1件) 審査官引用 (5件)
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