特許
J-GLOBAL ID：201003059594696620

半導体装置の製造方法および半導体装置

発明者：
横山 悟一

横山 悟一 について

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石田 尚

石田 尚 について

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中村 守男

中村 守男 について

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宮川 宣明

宮川 宣明 について


出願人/特許権者：
株式会社日立製作所

株式会社日立製作所 について

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本田技研工業株式会社

本田技研工業株式会社 について


代理人 (1件)： 筒井 大和
公報種別：公開公報
出願番号（国際出願番号）：特願2008-287478
公開番号（公開出願番号）：特開2010-114350
出願日： 2008年11月10日
公開日（公表日）： 2010年05月20日
要約：
【課題】貫通電極を有する3次元構造の半導体装置の製造歩留まりを向上させることのできる技術を提供する。【解決手段】ウエハW2の主面上の表面保護膜48とウエハW3の裏面との間で、第1バンプ電極50が形成されていない領域に、スペーサ49と第2バンプ電極50aとを積層した支持部を形成することによって、ウエハW3のたわみを防いで、ウエハW2の主面上の表面保護膜48とウエハW3の裏面との間隔をウエハ面内で均一に保つ。これにより、ウエハW2の主面上の表面保護膜48とウエハW3の裏面との間の接着剤51の未充填箇所の生成を防ぐ。【選択図】図25
請求項（抜粋）：
第1面上に集積回路が形成され、前記第1面と反対側の第2面から突出する貫通電極が形成された第1ウエハと、第1面上に集積回路が形成され、最上層配線に電気的に接続して第1バンプ電極が形成された第2ウエハとを積層して貼り合わせる工程を有する半導体装置の製造方法であって、 (a)前記第2ウエハの前記第1面上に前記最上層配線を覆う表面保護膜を形成する工程と、 (b)前記表面保護膜を加工して前記最上層配線の一部を露出させる工程と、 (c)前記(b)工程の後、前記第2ウエハの前記第1面上に絶縁膜を形成する工程と、 (d)前記第2ウエハの前記第1面上に形成された前記第1バンプ電極に、前記第1ウエハの前記第2面から突出する前記貫通電極を物理的に接触させる工程と、 (e)前記第1ウエハの前記第2面と前記第2ウエハの前記第1面上の前記表面保護膜との間に樹脂を充填する工程とからなるプロセスにおいて、 (f)前記(c)工程の前記絶縁膜を加工して前記最上層配線が露出していない領域の前記表面保護膜上に前記絶縁膜からなるスペーサを形成する工程と、 (g)前記(f)工程の後、同一工程で前記第2ウエハの前記第1面上の露出した前記最上層配線上に前記第1バンプ電極を形成し、前記スペーサ上に第2バンプ電極を形成する工程とを含むことを特徴とする半導体装置の製造方法。
IPC (6件)：
H01L 25/065 ,  H01L 25/07 ,  H01L 25/18 ,  H01L 21/320 ,  H01L 23/52 ,  H01L 27/00
FI (3件)：
H01L25/08 Z ,  H01L21/88 J ,  H01L27/00 301C
Fターム (35件)：
5F033HH09 ,  5F033JJ01 ,  5F033JJ04 ,  5F033JJ09 ,  5F033JJ19 ,  5F033JJ33 ,  5F033KK09 ,  5F033MM15 ,  5F033MM30 ,  5F033NN06 ,  5F033NN07 ,  5F033PP06 ,  5F033PP15 ,  5F033QQ07 ,  5F033QQ08 ,  5F033QQ09 ,  5F033QQ11 ,  5F033QQ19 ,  5F033QQ31 ,  5F033QQ48 ,  5F033QQ58 ,  5F033QQ65 ,  5F033QQ73 ,  5F033QQ76 ,  5F033RR04 ,  5F033RR06 ,  5F033RR08 ,  5F033RR22 ,  5F033SS25 ,  5F033SS27 ,  5F033TT08 ,  5F033VV06 ,  5F033VV07 ,  5F033WW01 ,  5F033XX14
引用特許：
出願人引用 (9件)
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審査官引用 (4件)
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