特許
J-GLOBAL ID：201003068015111887

半導体記憶装置

発明者：
阿部 巧

阿部 巧 について

, 
田中 里英子

田中 里英子 について


出願人/特許権者：
株式会社東芝

株式会社東芝 について


代理人 (21件)： 鈴江 武彦 ,  蔵田 昌俊 ,  河野 哲 ,  中村 誠 ,  福原 淑弘 ,  峰 隆司 ,  白根 俊郎 ,  村松 貞男 ,  野河 信久 ,  幸長 保次郎 ,  河野 直樹 ,  砂川 克 ,  風間 鉄也 ,  勝村 紘 ,  河井 将次 ,  佐藤 立志 ,  岡田 貴志 ,  堀内 美保子 ,  竹内 将訓 ,  市原 卓三 ,  山下 元
公報種別：公開公報
出願番号（国際出願番号）：特願2008-262050
公開番号（公開出願番号）：特開2010-092544
出願日： 2008年10月08日
公開日（公表日）： 2010年04月22日
要約：
【課題】動作信頼性を向上させる半導体記憶装置を提供すること。【解決手段】電荷蓄積層25と制御ゲート27とを含み、閾値に応じて2値以上のデータを保持可能な複数のメモリセルと、前記メモリセルのゲート27または電流経路の一端に電気的にそれぞれ接続され、隣接する前記メモリセル間で線幅の異なる信号線と、前記信号線に印加される電圧を前記信号線の線幅に応じて制御する制御部2とを具備する。【選択図】 図37
請求項（抜粋）：
電荷蓄積層と制御ゲートとを含み、閾値に応じて2値以上のデータを保持可能な複数のメモリセルと、 前記メモリセルのゲートまたは電流経路の一端に電気的にそれぞれ接続され、隣接する前記メモリセル間で線幅の異なる信号線と、 前記信号線に印加される電圧を前記信号線の線幅に応じて制御する制御部と を具備することを特徴とする半導体記憶装置。
IPC (7件)：
G11C 16/06 ,  G11C 16/04 ,  H01L 21/824 ,  H01L 27/115 ,  H01L 29/788 ,  H01L 29/792 ,  H01L 27/10
FI (7件)：
G11C17/00 634A ,  G11C17/00 622E ,  G11C17/00 633D ,  G11C17/00 634C ,  H01L27/10 434 ,  H01L29/78 371 ,  H01L27/10 481
Fターム (52件)：
5B125BA02 ,  5B125BA08 ,  5B125BA19 ,  5B125CA06 ,  5B125CA21 ,  5B125CA30 ,  5B125DA09 ,  5B125DB12 ,  5B125EA05 ,  5B125ED06 ,  5B125EG14 ,  5B125FA01 ,  5B125FA02 ,  5B125FA05 ,  5B125FA07 ,  5F083EP18 ,  5F083EP22 ,  5F083EP33 ,  5F083EP34 ,  5F083EP48 ,  5F083EP76 ,  5F083ER23 ,  5F083GA11 ,  5F083JA35 ,  5F083JA53 ,  5F083KA05 ,  5F083LA02 ,  5F083LA03 ,  5F083LA10 ,  5F083LA12 ,  5F083LA21 ,  5F083MA04 ,  5F083MA06 ,  5F083MA19 ,  5F083MA20 ,  5F083NA01 ,  5F083PR07 ,  5F083PR10 ,  5F083PR40 ,  5F083ZA21 ,  5F101BA45 ,  5F101BB02 ,  5F101BB08 ,  5F101BB17 ,  5F101BD02 ,  5F101BD22 ,  5F101BD34 ,  5F101BD35 ,  5F101BE02 ,  5F101BE07 ,  5F101BF01 ,  5F101BF05
引用特許：
出願人引用 (1件) 審査官引用 (7件)
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