特許

J-GLOBAL ID：201103010501784787

検出回路および方法

発明者： ジェームス・ダブリュ・ニコレス
出願人/特許権者： フリースケール セミコンダクター インコーポレイテッド
代理人 (1件)： 桑垣 衛
公報種別：特許公報
出願番号（国際出願番号）：特願平11-349092
公開番号（公開出願番号）：特開2000-187988
特許番号：特許第4574772号
出願日： 1999年12月08日
公開日（公表日）： 2000年07月04日
請求項（抜粋）：

【請求項1】 メモリ・アレイからのデータを検出し、検出したデータを出力データ・バス(17)に供給する検出回路(20)であって、当該検出回路は: 前記メモリ・アレイに結合された自制センス・アンプ(21)であって、 前記メモリ・アレイの相補ビット・ライン対(BIT,BITB)の内の第1ビット・ライン(BIT)に結合された第1入力端子; 前記相補ビット・ライン対(BIT,BITB)の内の第2ビット・ライン(BITB)に結合された第2入力端子;および 前記第1,第2入力端子と、前記自制センス・アンプの出力端子との間に結合され、前記第1入力端子および前記第2入力端子に生じるデータを検出する手段(211,212,213); を備え、前記検出する手段は、前記相補ビット・ライン対(BIT,BITB)の論理状態が同一である場合に前記自制センス・アンプをオフ状態にし、前記第1ビット・ライン及び前記第2ビット・ラインの内の一つの論理状態が、前記データに対応する論理状態に変化した場合にのみ前記自制センス・アンプをオン状態にして前記データを検出する、前記自制センス・アンプ(21); 前記自制センス・アンプ(21)と前記出力データ・バス(17)の間に結合されたデータ格納装置(13);および 前記出力データ・バス(17)に結合された入力端子と、前記データ格納装置(13)に結合された出力端子とを有するデータ・フィードバック回路(23); を備えることを特徴とする検出回路。

IPC (1件)：

G11C 11/419 ( 200 6.01)

FI (1件)：

G11C 11/34 311

引用特許：

審査官引用 (6件)

• ラッチ出力付メモリ
  公報種別：公開公報   出願番号：特願平5-275930   出願人：ヒュンダイエレクトロニクスアメリカ
• データメモリ内のセンス増幅
  公報種別：公開公報   出願番号：特願平7-048965   出願人：アドバンスドリスクマシーンズリミテッド
• 半導体装置
  公報種別：公開公報   出願番号：特願平8-201632   出願人：日本電気株式会社
• バス電位中間電圧セット回路
  公報種別：公開公報   出願番号：特願平10-074748   出願人：日本電気株式会社
• ラッチ制御型出力ドライバ
  公報種別：公開公報   出願番号：特願平6-149633   出願人：エスジーエス-トムソンマイクロエレクトロニクス,インコーポレイテッド
• 半導体記憶装置
  公報種別：公開公報   出願番号：特願平5-020927   出願人：日本電気アイシーマイコンシステム株式会社