特許
J-GLOBAL ID：201103016470009648

NVM回路をロジック回路と集積する方法

発明者：
シンダロア,ゴウリッシャンカー,エル

シンダロア,ゴウリッシャンカー,エル について


出願人/特許権者：
フリースケール セミコンダクター インコーポレイテッド

フリースケール セミコンダクター インコーポレイテッド について


代理人 (4件)： 伊東 忠彦 ,  大貫 進介 ,  伊東 忠重 ,  杉山 公一
公報種別：公表公報
出願番号（国際出願番号）：特願2010-531101
公開番号（公開出願番号）：特表2011-502353
出願日： 2008年09月18日
公開日（公表日）： 2011年01月20日
要約：
不揮発性メモリ(NVM)回路18を論理回路20とともに集積する方法が提供される。この方法は、基板12のNVM領域及びロジック領域の上に第1のゲート材料層16を堆積することを含む。この方法は更に、窒化膜、酸化膜及び窒化膜(ARC層)を有する複数の接し合う犠牲層22、24、26を互いに重ねて堆積することを含む。これら複数の接し合う犠牲層22、24、26は、NVM領域内のメモリトランジスタの選択ゲート16及び制御ゲート32をパターニングするために使用され、複数の接し合う犠牲層22、24、26のうちのARC層22はまた、ロジック領域20内のロジックトランジスタのゲート16をパターニングするために使用される。
請求項（抜粋）：
第1の画成領域と、該第1の画成領域から電気的に分離された第2の画成領域とを有する基板を設ける工程; 前記第1の画成領域及び前記第2の画成領域の双方において、前記基板を覆う第1のゲート材料層を設ける工程; 前記第1のゲート材料層を覆う複数の接し合う犠牲層を設ける工程; 前記複数の接し合う犠牲層を用いて、前記第1の画成領域内のトランジスタ制御電極を形成する形成工程であり、前記接し合う犠牲層のうちの少なくとも1つは完全には除去されない、工程; 前記接し合う犠牲層のうちの少なくとも1つを用いて、前記第2の画成領域内のトランジスタ制御電極をパターニングする工程;及び 前記第1の画成領域及び前記第2の画成領域の双方内でトランジスタ群の形成を完了する工程; を有する方法。
IPC (5件)：
H01L 27/115 ,  H01L 21/824 ,  H01L 27/10 ,  H01L 29/792 ,  H01L 29/788
FI (4件)：
H01L27/10 434 ,  H01L27/10 481 ,  H01L29/78 371 ,  H01L27/10 461
Fターム (43件)：
5F083EP03 ,  5F083EP13 ,  5F083EP26 ,  5F083EP34 ,  5F083EP35 ,  5F083EP43 ,  5F083EP44 ,  5F083EP55 ,  5F083EP56 ,  5F083EP63 ,  5F083EP68 ,  5F083GA27 ,  5F083GA28 ,  5F083JA02 ,  5F083JA03 ,  5F083JA05 ,  5F083JA06 ,  5F083JA33 ,  5F083JA60 ,  5F083NA01 ,  5F083PR05 ,  5F083PR40 ,  5F083PR43 ,  5F083PR44 ,  5F083PR45 ,  5F083PR53 ,  5F083PR54 ,  5F083PR55 ,  5F083ZA05 ,  5F083ZA07 ,  5F083ZA12 ,  5F101BA19 ,  5F101BA29 ,  5F101BA36 ,  5F101BA54 ,  5F101BB02 ,  5F101BB08 ,  5F101BD07 ,  5F101BD22 ,  5F101BD35 ,  5F101BH08 ,  5F101BH15 ,  5F101BH21
引用特許：
審査官引用 (6件)
全件表示

前のページに戻る

TOP

BOTTOM