特許
J-GLOBAL ID：201103021766114149
メモリデバイス
出願人/特許権者：
代理人 (2件)： 土井 健二 , 林 恒徳
公報種別：特許公報
出願番号（国際出願番号）：特願平11-137612
公開番号（公開出願番号）：特開2000-331478
特許番号：特許第4043142号
出願日： 1999年05月18日
公開日（公表日）： 2000年11月30日
請求項（抜粋）：
【請求項1】 ワード線とビット線の交差位置に配置された複数のメモリセルを有するメモリコアと、
電源電圧を降圧して第1の降圧電圧を生成する第1の降圧回路と前記第1の降圧電圧より低い第2の降圧電圧を生成する第2の降圧回路とを備える降圧電圧発生回路とを有するメモリデバイスにおいて、
前記ビット線の電位を検出して前記第2の降圧電圧まで増幅するセンスアンプと、
前記ビット線を前記第2の降圧電圧のほぼ中間のプリチャージ電位にリセットするリセット回路と、
プリデコーダ又はコマンドデコーダを含む周辺回路とを有し、
前記第1の降圧回路は、
ドレインが電源電圧に接続され、ゲートに第1のレファレンスレベルが供給され、ソースから第1の降圧電圧を出力する第1のトランジスタを含み、
前記第2の降圧回路は、
ドレインが前記第1の降圧回路のソースに接続され、ゲートに第2のレファレンスレベルが供給され、ソースから前記第2の降圧電圧を出力する第2のトランジスタを含み、
前記第1の降圧電圧は、前記周辺回路に供給されるとともに、オーバードライブ期間には前記センスアンプに供給され、
前記第2の降圧電圧は、前記オーバードライブ期間以降に、前記センスアンプに供給され、
前記第2の降圧電圧に対応する消費電流が、第1の電流値であるアクティブ期間と、前記第1の電流値より低い第2の電流値であるスタンバイ期間とを有すること
を特徴とするメモリデバイス。
IPC (1件)：
FI (1件)：
引用特許：
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