特許
J-GLOBAL ID：201103030397870901
高集積化のための不揮発性メモリ及びその製造方法
発明者：
出願人/特許権者：
代理人 (1件)：
服部 雅紀
公報種別：特許公報
出願番号（国際出願番号）：特願平11-203289
公開番号（公開出願番号）：特開2000-058685
特許番号：特許第4191852号
出願日： 1999年07月16日
公開日（公表日）： 2000年02月25日
請求項（抜粋）：
【請求項1】フィールド酸化膜が形成された第1導電型の半導体基板に、前記フィールド酸化膜と垂直方向に第1ポリシリコン膜、第1層間絶縁膜、及び第2ポリシリコン膜を積層しパターニングした1次ワードラインパターンを形成する第1工程と、
前記1次ワードラインパターンの両側面にスペーサ絶縁膜を形成する第2工程と、
前記スペーサ絶縁膜が形成された半導体基板の全面に平坦化用絶縁膜を積層し前記1次ワードラインパターン上部の前記第2ポリシリコン膜の表面が露出するように平坦化を進行する第3工程と、
前記フィールド酸化膜上にある前記1次ワードラインパターンの前記第1層間絶縁膜の一部が露出するように前記第2ポリシリコン膜の一部を蝕刻する第4工程と、
前記露出した第1層間絶縁膜の一部を蝕刻して前記第1ポリシリコン膜の一部を露出させる第5工程と、
前記露出した第1ポリシリコン膜の一部と、前記第2ポリシリコン膜全体を蝕刻する第6工程と、
前記第2ポリシリコン膜の蝕刻により露出した前記第1層間絶縁膜と前記スペーサ絶縁膜とを蝕刻し、独立した形態のフローティングゲートを形成する第7工程と、
前記フローティングゲートの上部及び四側面部に第2層間絶縁膜を形成する第8工程と、
前記第2層間絶縁膜が形成された結果物にコントロールゲート用導電膜を積層し、これをワードライン方向にパターニングして2次ワードラインパターンを形成する第9工程と、
を含むことを特徴とするNAND型フラッシュメモリ素子の製造方法。
IPC (4件)：
H01L 21/8247 ( 200 6.01)
, H01L 29/788 ( 200 6.01)
, H01L 29/792 ( 200 6.01)
, H01L 27/115 ( 200 6.01)
H01L 29/78 371
, H01L 27/10 434
出願人引用 (7件)
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審査官引用 (8件)
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