特許
J-GLOBAL ID：201103042083693299

半導体素子の製造方法

発明者：
岩本 進

岩本 進 について

, 
高橋 孝太

高橋 孝太 について


出願人/特許権者：
富士電機株式会社

富士電機株式会社 について


代理人 (1件)： 酒井 昭徳
公報種別：公開公報
出願番号（国際出願番号）：特願2011-071254
公開番号（公開出願番号）：特開2011-155290
出願日： 2011年03月28日
公開日（公表日）： 2011年08月11日
要約：
【課題】第1導電型半導体層にトレンチを形成し、その中に第2導電型半導体層をエピタキシャル成長させて並列pn接合構造を形成する際に、MOSFET等の形成時に利用されるマスク合わせ用のアライメントマークを形成すること。【解決手段】n型半導体層12に第1のアライメントマーク1を形成し、その上全面にトレンチパターンを有する絶縁膜13を形成する。絶縁膜13をマスクとしてトレンチ2を形成し、p型半導体層14をエピタキシャル成長させる。絶縁膜13を研磨ストッパとしてp型半導体層14を研磨した後、残った絶縁膜13をマスクとしてエッチングを行い、p型半導体層14の上端面を後退させる。表面に残った絶縁膜13を除去する。表面に絶縁膜21を形成し、絶縁膜21の一部を除去してマスクとし、第2のアライメントマーク3を形成する。絶縁膜21を除去した後、半導体表面を鏡面状に研磨する。【選択図】図71
請求項（抜粋）：
低抵抗層上に、n型半導体領域とp型半導体領域が交互に繰り返し接合された構成の並列pn接合構造を有する半導体素子を製造するにあたって、 低抵抗半導体基板の表面上に第1導電型半導体層をエピタキシャル成長させる第1の工程と、 前記第1導電型半導体層の一部をエッチングして第1のアライメントマークを形成する第2の工程と、 前記第1のアライメントマークおよび前記第1導電型半導体層の表面上にトレンチパターンを有する絶縁膜を形成する第3の工程と、 前記絶縁膜をマスクとして前記第1導電型半導体層をエッチングして前記第1のアライメントマークよりも深いトレンチを形成する第4の工程と、 前記トレンチ内および前記絶縁膜の表面上に第2導電型半導体層をエピタキシャル成長させる第5の工程と、 前記絶縁膜を研磨ストッパとして前記第2導電型半導体層の、前記絶縁膜の表面よりも上の部分を研磨する第6の工程と、 前記第6の工程で研磨ストッパとした前記絶縁膜をマスクとして前記第2導電型半導体層をエッチングする第7の工程と、 前記第2導電型半導体層の表面を新たに形成した絶縁膜によって保護した状態で、前記第1導電型半導体層の、前記第1のアライメントマークと異なる箇所をエッチングして第2のアライメントマークを形成する第8の工程と、 前記第2のアライメントマークが形成された前記第1導電型半導体層および前記第2導電型半導体層の表面を鏡面状に研磨する第9の工程と、 前記第7の工程と、前記第8の工程との間に、前記第7の工程でマスクとした前記絶縁膜を除去する第10の工程と、 を含み、 前記第7の工程は、前記第2導電型半導体層のエッチング深さが、前記第6の工程での研磨後に残った前記絶縁膜の膜厚と同じになるまで、前記第2導電型半導体層をエッチングし、 前記第8の工程は、前記第2導電型半導体層の表面に新たに前記絶縁膜を形成する工程と、該絶縁膜の一部を除去し、前記第1導電型半導体層の、前記第2のアライメントマークの形成領域を露出させる工程と、一部が除去された前記絶縁膜をマスクとして異方性エッチングにより前記第1導電型半導体層をエッチングして前記第2のアライメントマークを形成する工程を含むことを特徴とする半導体素子の製造方法。
IPC (4件)：
H01L 29/06 ,  H01L 21/20 ,  H01L 29/78 ,  H01L 21/336
FI (7件)：
H01L29/06 301D ,  H01L21/20 ,  H01L29/06 301V ,  H01L29/78 652H ,  H01L29/78 658E ,  H01L29/78 658G ,  H01L29/78 658Z
Fターム (7件)：
5F152LM02 ,  5F152LM03 ,  5F152MM02 ,  5F152MM04 ,  5F152MM07 ,  5F152NN03 ,  5F152NQ03
引用特許：
審査官引用 (8件)
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