特許
J-GLOBAL ID：201103053738932960
半導体装置の製造方法
発明者：
出願人/特許権者：
代理人 (2件)：
稲岡 耕作
, 川崎 実夫
公報種別：特許公報
出願番号（国際出願番号）：特願2001-338110
公開番号（公開出願番号）：特開2003-142648
特許番号：特許第3893268号
出願日： 2001年11月02日
公開日（公表日）： 2003年05月16日
請求項（抜粋）：
【請求項1】 内部に導電体が配された凹所が活性面に形成された複数の半導体チップを、横方向に並べて、半導体基板の一方表面にフェースダウンして接続する基板上接続工程と、
上記基板上接続工程の後、上記複数の半導体チップの非活性面を研磨または研削して、上記複数の半導体チップの非活性面側に上記導電体を露出させる工程と、
上記導電体を露出させる工程の後、上記半導体チップの上に1つ以上の別の半導体チップを積層して接続するチップ上接続工程と、
上記複数の半導体チップのうちの1つの半導体チップまたは当該半導体チップの上に積層された上記別の半導体チップと、上記複数の半導体チップのうちの他の半導体チップであって上記1つの半導体チップとは異なる他の半導体チップの上に積層された上記別の半導体チップとを、上記半導体基板を介する経路より短い距離で接続するための配線を形成する工程と、
上記半導体基板の上に接続された上記複数の半導体チップを、絶縁体で封止する工程とを含み、
上記複数の半導体チップの非活性面側に上記導電体を露出させる工程が、上記絶縁体で封止された上記複数の半導体チップを研磨または研削する工程を含み、
上記配線を形成する工程が、上記絶縁体上を含む領域に配線を形成する工程を含むことを特徴とする半導体装置の製造方法。
IPC (3件)：
H01L 25/065 ( 200 6.01)
, H01L 25/07 ( 200 6.01)
, H01L 25/18 ( 200 6.01)
