特許
J-GLOBAL ID：201103067758651542
不揮発性半導体メモリ装置の制御方法
発明者：
出願人/特許権者：
代理人 (6件)：
深見 久郎
, 森田 俊雄
, 仲村 義平
, 堀井 豊
, 酒井 將行
, 荒川 伸夫
公報種別：特許公報
出願番号（国際出願番号）：特願平11-334916
公開番号（公開出願番号）：特開2001-156272
特許番号：特許第4697993号
出願日： 1999年11月25日
公開日（公表日）： 2001年06月08日
請求項（抜粋）：
【請求項1】 半導体基板に多数の不揮発性メモリ素子をm行n列に配置し、行方向のメモリ素子を直列に接続した不揮発性半導体メモリ装置であって、各不揮発性半導体メモリ素子が、第1導電型の半導体基板の表面上に形成され、キャリアトラップ層を含むゲート絶縁膜と、その上に形成されたゲート電極と、ゲート電極の両側の半導体基板に対称的に形成された第2導電型の第1および第2の拡散層とを含み、同一行の半導体メモリ素子のゲート電極を接続するm本のワード線と、同一列の半導体メモリ素子の第1または第2の拡散層、および隣接する列がある場合、その列の半導体メモリ素子の第2または第1の拡散層を接続する(n+1)本のビット線とを有する不揮発性半導体メモリ装置の制御方法であって、
i行、j列の半導体メモリ素子の(j+1)本目のビット線に接続された拡散層近傍に書き込まれた第2導電型のキャリアを消去する時、i行目のワード線に低レベル又は逆極性の電圧を印加し、1本目から(j-1)本目のビット線に低レベルの電圧を印加するか浮遊状態とし、j本目のビット線に低レベルの電圧を印加し、(j+1)本目のビット線に高レベルの電圧を印加し、(j+2)本目以降のビット線に高レベルの電圧を印加するか浮遊状態とすることによってバンド間トンネル効果により発生した第1導電型のキャリアを半導体メモリ素子の(j+1)本目のビット線に接続された拡散層近傍に注入することによって消去する工程
を含む不揮発性半導体メモリ装置の制御方法。
IPC (7件)：
H01L 21/8247 ( 200 6.01)
, H01L 27/115 ( 200 6.01)
, G11C 16/04 ( 200 6.01)
, G11C 16/02 ( 200 6.01)
, H01L 27/10 ( 200 6.01)
, H01L 29/788 ( 200 6.01)
, H01L 29/792 ( 200 6.01)
H01L 27/10 434
, G11C 17/00 621 A
, G11C 17/00 621 B
, G11C 17/00 622 Z
, G11C 17/00 641
, H01L 27/10 481
, H01L 29/78 371
出願人引用 (6件)
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審査官引用 (6件)
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