特許
J-GLOBAL ID：201103075816979777

抵抗変化メモリ

発明者：
坂口 武史

坂口 武史 について

, 
新田 博行

新田 博行 について


出願人/特許権者：
株式会社東芝

株式会社東芝 について


代理人 (18件)： 蔵田 昌俊 ,  河野 哲 ,  中村 誠 ,  福原 淑弘 ,  峰 隆司 ,  白根 俊郎 ,  村松 貞男 ,  野河 信久 ,  幸長 保次郎 ,  河野 直樹 ,  砂川 克 ,  勝村 紘 ,  佐藤 立志 ,  岡田 貴志 ,  堀内 美保子 ,  竹内 将訓 ,  市原 卓三 ,  山下 元
公報種別：公開公報
出願番号（国際出願番号）：特願2010-117593
公開番号（公開出願番号）：特開2011-249358
出願日： 2010年05月21日
公開日（公表日）： 2011年12月08日
要約：
【課題】高い抵抗値の抵抗素子を実現する。【解決手段】本実施形態の抵抗変化メモリは、第1の配線レベルILV1に位置し、第1の方向に延びる制御線L1と、第2の配線レベルILV2に位置し、第2の方向に延びる制御線L2と、制御線L1と制御線L2との間に設けられるセルユニットCUとを含むメモリセルアレイを有し、複数の配線レベルに設けられる少なくとも2つの抵抗線RL3A,RL5と、抵抗線RL3A,RL5間に設けられ、セルユニットCUの構成部材又はコンタクトプラグZCの構成部材と同じ構成部材を含む抵抗体91と、を有し、抵抗素子領域17内に設けられる抵抗素子90を含んでいる。【選択図】図8
請求項（抜粋）：
基板上に設けられるメモリセルアレイ領域と、 前記基板上に設けられる抵抗素子領域と、 第1の配線レベルに位置し、第1の方向に延びる第1の制御線と、前記第1の配線より上方の第2の配線レベルに位置し、前記第1方向に交差する第2の方向に延びる第2の制御線と、前記第1の制御線と前記第2の制御線との間に設けられた第1のセルユニットとを含み、前記メモリセルアレイ領域に設けられる第1のメモリセルアレイと、 前記第2の制御線と、前記第2の配線レベルより上方の第3の配線レベルに位置し、前記第1の方向に延びる第3の制御線と、前記第2の制御線と前記第3の制御線との間に設けられた第2のセルユニットとを含み、前記第1のメモリセルアレイ上に積層される第2のメモリセルアレイと、 前記第1乃至第3の配線レベルのうち少なくとも2つの配線レベルに設けられる少なくとも2つの抵抗線と、前記抵抗線間に設けられ、前記第1のセルユニットの構成部材又はコンタクトプラグの構成部材のいずれか一方と同じ構成部材を含む少なくとも1つの抵抗体と、を有し、前記抵抗素子領域内に設けられる抵抗素子と、 を具備することを特徴とする抵抗変化メモリ。
IPC (7件)：
H01L 27/105 ,  H01L 27/28 ,  H01L 51/05 ,  H01L 27/10 ,  H01L 21/824 ,  H01L 45/00 ,  H01L 49/00
FI (9件)：
H01L27/10 448 ,  H01L27/10 449 ,  H01L27/10 451 ,  H01L27/10 481 ,  H01L27/10 447 ,  H01L45/00 A ,  H01L45/00 Z ,  H01L49/00 Z ,  H01L29/28 100B
Fターム (35件)：
4M119AA08 ,  4M119AA11 ,  4M119BB01 ,  4M119CC05 ,  4M119DD37 ,  4M119DD39 ,  4M119DD42 ,  4M119DD52 ,  4M119DD60 ,  4M119FF05 ,  4M119FF06 ,  4M119FF19 ,  4M119GG08 ,  4M119JJ15 ,  4M119KK02 ,  5F083FZ07 ,  5F083FZ10 ,  5F083GA09 ,  5F083GA10 ,  5F083GA28 ,  5F083JA35 ,  5F083JA36 ,  5F083JA37 ,  5F083JA39 ,  5F083LA10 ,  5F083LA21 ,  5F083LA25 ,  5F083MA06 ,  5F083MA16 ,  5F083MA19 ,  5F083PR06 ,  5F083PR40 ,  5F083PR42 ,  5F083PR52 ,  5F083ZA01
引用特許：
審査官引用 (7件)
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