特許
J-GLOBAL ID：201103078399006042

半導体装置の製造方法

発明者：
宮永 績

宮永 績 について

, 
堂前 伸一

堂前 伸一 について

, 
上田 哲也

上田 哲也 について


出願人/特許権者：
松下電器産業株式会社

松下電器産業株式会社 について


代理人 (1件)： 前田 弘 (外1名)
公報種別：特許公報
出願番号（国際出願番号）：特願平11-229731
公開番号（公開出願番号）：特開2001-053144
特許番号：特許第3461761号
出願日： 1999年08月16日
公開日（公表日）： 2001年02月23日
請求項（抜粋）：
【請求項1】 半導体基板上に形成された複数の配線と、該複数の配線の上に堆積された層間絶縁膜に前記配線と接続するように埋め込まれたヴィアコンタクトとを備えた半導体装置の製造方法であって、前記半導体基板の上に前記複数の配線を形成する工程と、前記配線の上を含む前記半導体基板の上に前記層間絶縁膜の下部を、前記複数の配線のうち互いに近接している前記配線同士の間に空孔が形成されるように堆積する工程と、前記層間絶縁膜の下部に前記配線の上面を露出させる第1のヴィアホールを形成する工程と、前記第1のヴィアホールの壁面及び底面並びに前記層間絶縁膜の下部の上に、前記層間絶縁膜に対してエッチング選択性を有する絶縁膜を堆積する工程と、前記絶縁膜の上に前記層間絶縁膜の上部を堆積する工程と、前記層間絶縁膜の上部及び前記絶縁膜に前記配線の上面を露出させる第2のヴィアホールを形成する工程と、前記第2のヴィアホールに導電性材料を充填することにより、該導電性材料からなる前記ヴィアコンタクトを形成する工程とを備えていることを特徴とする半導体装置の製造方法。
IPC (1件)：
H01L 21/768
FI (1件)：
H01L 21/90 N
引用特許：
出願人引用 (11件)
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審査官引用 (18件)
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