特許
J-GLOBAL ID：201103097835990645
半導体装置の製造方法
発明者：
出願人/特許権者：
代理人 (1件)：
稲垣 清
公報種別：特許公報
出願番号（国際出願番号）：特願平11-124444
公開番号（公開出願番号）：特開2000-315779
特許番号：特許第3415478号
出願日： 1999年04月30日
公開日（公表日）： 2000年11月14日
請求項（抜粋）：
【請求項1】 スタックドキャパシタを備えた半導体装置の製造方法であって、キャパシタを作製する際、基板上の第1の絶縁膜を貫通して所定の領域に接続する容量コンタクトを形成した後、第1の絶縁膜上に下部電極層を成膜する成膜工程と、下部電極層をエッチングして、下部電極層からなる断面略台形の島状隆起部を容量コンタクト上に形成し、島状隆起部以外の領域では第1の絶縁膜を露出させる第1のエッチング工程と、第2の絶縁膜を成膜して、島状隆起部以外の領域を島状隆起部の上面まで埋め込む第2の絶縁膜成膜工程と、第2の絶縁膜をエッチングマスクにして島状隆起部をエッチングして、凹部を自己整合的に形成する第2のエッチング工程とを備えることを特徴とする半導体装置の製造方法。
IPC (6件)：
H01L 21/8242
, H01L 21/28 301
, H01L 21/822
, H01L 27/04
, H01L 27/105
, H01L 27/108
H01L 21/28 301 Z
, H01L 27/10 621 C
, H01L 27/04 C
, H01L 27/10 651
, H01L 27/10 444 B
