特許
J-GLOBAL ID：201103099690057298
半導体記憶装置
発明者：
,
出願人/特許権者：
代理人 (6件)：
深見 久郎
, 森田 俊雄
, 仲村 義平
, 堀井 豊
, 野田 久登
, 酒井 將行
公報種別：特許公報
出願番号（国際出願番号）：特願平11-109709
公開番号（公開出願番号）：特開2000-306379
特許番号：特許第4439033号
出願日： 1999年04月16日
公開日（公表日）： 2000年11月02日
請求項（抜粋）：
【請求項1】1回の読出動作および1回の書込動作のそれぞれにおいて、外部データバスによって時系列なデータ列として伝達される複数のデータ信号を入出力することが可能な半導体記憶装置であって、
行列状に配置された複数のメモリセルを有するメモリセルアレイと、
前記メモリセルアレイに対してデータ信号の読出動作および書込動作を行なうためのコマンド信号を発生する制御回路と、
前記1回の読出動作および前記1回の書込動作の対象となる複数の選択メモリセルを選択するための行選択回路および列選択回路と、
書込動作時に前記外部データバスから伝達される前記複数のデータ信号を一時的に保持した後、前記メモリセルアレイに伝達する書込データ保持回路と、
読出動作時に前記メモリセルアレイより出力される前記複数のデータ信号を一時的に保持した後、順に前記外部データバスに伝達する読出データ保持回路と、
前記コマンド信号に応じて、前記複数の選択メモリセルのそれぞれと前記書込データ保持回路および前記読出データ保持回路との間でデータ信号の授受を行なう入出力選択回路と、
前記複数の選択メモリセルを指定するための行アドレス信号および列アドレス信号を受けるアドレス入力端子とを備え、
前記制御回路は、前記複数のデータ信号が有するデータ信号の個数を表わすバースト長を2N(Nは整数)個以下の範囲で可変に2M (MはN以下の整数)個に設定するため前記バースト長設定信号を生成し、
前記半導体記憶装置は、
前記列アドレス信号および前記バースト長設定信号に応じて、前記複数の選択メモリセルのそれぞれに対応する2M個のメモリセル列を活性化するための内部列アドレス信号を発生する内部列アドレス発生回路をさらに備え、
前記列選択回路は、前記内部列アドレス信号に対応する前記メモリセル列を活性化し、
前記読出データ保持回路は、
2N個のデータ信号のそれぞれを格納するための2N個の読出データラッチ回路と、
前記2N個の読出データラッチ回路と前記外部データバスとの間にそれぞれ設けられる2N個の読出スイッチ回路と、
前記2N個の読出スイッチ回路から前記バースト長の設定に対応して予め選択される2M個の読出スイッチ回路のうちの一つを順番に活性化するカウント回路とを含む、半導体記憶装置。
IPC (2件)：
G11C 11/407 ( 200 6.01)
, G11C 11/401 ( 200 6.01)
G11C 11/34 362 S
, G11C 11/34 362 C
