特許
J-GLOBAL ID：201203018341678053
不揮発性半導体記憶装置
発明者：
,
出願人/特許権者：
代理人 (2件)：
伊丹 勝
, 田村 和彦
公報種別：公開公報
出願番号（国際出願番号）：特願2010-213788
公開番号（公開出願番号）：特開2012-069216
出願日： 2010年09月24日
公開日（公表日）： 2012年04月05日
要約：
【課題】リーク電流を抑えた不揮発性半導体記憶装置を提供する。【解決手段】複数の第1の配線、複数の第1の配線に交差する複数の第2の配線、並びに複数の第1及び第2の配線の各交差部に配置された電気的書き換え可能な抵抗値をデータとして不揮発に記憶する可変抵抗素子を含む複数のメモリセルを有するメモリセルアレイと、複数の第1の配線の一端側に接続され、第1の配線を選択する第1のデコーダと、複数の第2の配線の一端側に接続され、第2の配線を選択する第2のデコーダと、第1のデコーダ及び第2のデコーダの少なくとも一方に接続され、第1のデコーダ及び第2のデコーダによって選択された第1の配線及び第2の配線間に所定の印加電圧を印加する電圧印加回路を備えている。第2のデコーダは、第1の配線の他端側から一端側に向かって順次第2の配線を選択する。【選択図】図7
請求項（抜粋）：
複数の第1の配線、前記複数の第1の配線に交差する複数の第2の配線、並びに前記複数の第1及び第2の配線の各交差部に配置された電気的書き換え可能な抵抗値をデータとして不揮発に記憶する可変抵抗素子を含む複数のメモリセル、を有するメモリセルアレイと、
前記複数の第1の配線の一端側に接続され、前記第1の配線を選択する第1のデコーダと、
前記複数の第2の配線の一端側に接続され、前記第2の配線を選択する第2のデコーダと、
前記第1のデコーダ及び第2のデコーダの少なくとも一方に接続され、前記第1のデコーダ及び第2のデコーダによって選択された前記第1の配線及び第2の配線間に所定の印加電圧を印加する電圧印加回路と
を備えた不揮発性半導体記憶装置において、
前記第2のデコーダは、前記第1の配線の他端側から一端側に向かって順次前記第2の配線を選択する
ことを特徴とする不揮発性半導体記憶装置。
IPC (1件)：
FI (1件)：
引用特許：
前のページに戻る
