特許
J-GLOBAL ID：201203030959936657

半導体装置

発明者：
細川 恭一

細川 恭一 について

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工藤 良太郎

工藤 良太郎 について

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長澤 俊夫

長澤 俊夫 について

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立野 孝治

立野 孝治 について


出願人/特許権者：
ルネサスエレクトロニクス株式会社

ルネサスエレクトロニクス株式会社 について


代理人 (1件)： 徳若 光政
公報種別：公開公報
出願番号（国際出願番号）：特願2012-063112
公開番号（公開出願番号）：特開2012-139096
出願日： 2012年03月21日
公開日（公表日）： 2012年07月19日
要約：
【課題】高電位側スイッチ素子の十分な駆動電圧を実現した半導体装置を提供する。【解決手段】半導体装置は、入力電圧用端子、出力用端子、接地電位用端子、電源電圧用端子、第1端子を有し、入力電圧用端子と出力用端子との間にソースードレイン経路を有する第1MOSを含む第1チップ、出力用端子と接地電位用端子との間にソースードレイン経路を有する第2MOSを含む第2チップ、第1MOSのゲートにその出力が接続された第1駆動回路、第2MOSのゲートにその出力が接続された第2駆動回路、電源電圧用端子に接続されたドレインと、第1端子に接続されたソースとを有するPMOSとを含む第3チップが一つのパッケージ内に封止され、第1端子と出力用端子との間に容量が接続可能とされ、第2MOSがオンとされるとき、PMOSはオンとされ、第2MOSがオフとされるとき、PMOSはオフとされる。【選択図】図12
請求項（抜粋）：
入力電圧用端子、出力用端子、接地電位用端子、電源電圧用端子、および、第1端子を有し、第1半導体チップ、第2半導体チップおよび第3半導体チップが一つのパッケージ内に封止された半導体装置であって、 前記第1半導体チップは、前記入力電圧用端子と前記出力用端子との間に電気的に接続されたソースードレイン経路を有する第1MOSFETを含み、 前記第2半導体チップは、前記出力用端子と前記接地電位用端子との間に電気的に接続されたソースードレイン経路を有する第2MOSFETを含み、 前記第3半導体チップは、 前記第1MOSFETのゲートにその出力が電気的に接続された第1駆動回路と、 前記第2MOSFETのゲートにその出力が電気的に接続された第2駆動回路と、 前記電源電圧用端子に電気的に接続されたドレインと、前記第1端子に電気的に接続されたソースとを有するPチャネル型MOSFETと、を含み、 前記第1端子と前記出力用端子との間に、容量が接続可能とされ、 前記第1駆動回路は、前記第1端子と前記出力端子との間に電気的に接続され、 前記第2MOSFETが導通状態とされるとき、前記Pチャネル型MOSFETは導通状態とされ、 前記第2MOSFETが非導通状態とされるとき、前記Pチャネル型MOSFETは非導通状態とされることを特徴とする半導体装置。
IPC (3件)：
H02M 3/155 ,  H03K 17/06 ,  H03K 17/687
FI (4件)：
H02M3/155 S ,  H02M3/155 H ,  H03K17/06 C ,  H03K17/687 F
Fターム (44件)：
5H730AA20 ,  5H730AS01 ,  5H730AS05 ,  5H730BB13 ,  5H730DD04 ,  5H730EE59 ,  5H730FD01 ,  5H730FG05 ,  5H730XX02 ,  5H730XX13 ,  5H730XX22 ,  5H730XX33 ,  5J055AX05 ,  5J055BX16 ,  5J055CX13 ,  5J055DX22 ,  5J055DX62 ,  5J055DX72 ,  5J055DX83 ,  5J055EX01 ,  5J055EX02 ,  5J055EX05 ,  5J055EY01 ,  5J055EY03 ,  5J055EY05 ,  5J055EY10 ,  5J055EY12 ,  5J055EY21 ,  5J055EZ07 ,  5J055EZ09 ,  5J055EZ10 ,  5J055EZ12 ,  5J055EZ18 ,  5J055EZ20 ,  5J055EZ54 ,  5J055FX05 ,  5J055FX12 ,  5J055FX18 ,  5J055FX20 ,  5J055FX31 ,  5J055GX01 ,  5J055GX02 ,  5J055GX04 ,  5J055GX07
引用特許：
出願人引用 (9件)
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