特許
J-GLOBAL ID：201203043531181524

薄膜トランジスタおよび表示装置

発明者：
諸沢 成浩

諸沢 成浩 について


出願人/特許権者：
ソニー株式会社

ソニー株式会社 について


代理人 (4件)： 藤島 洋一郎 ,  三反崎 泰司 ,  長谷部 政男 ,  田名網 孝昭
公報種別：公開公報
出願番号（国際出願番号）：特願2010-152754
公開番号（公開出願番号）：特開2012-015436
出願日： 2010年07月05日
公開日（公表日）： 2012年01月19日
要約：
【課題】層間絶縁膜に起因する不良を抑え、セルフアライン構造の薄膜トランジスタの信頼性を向上させることが可能な薄膜トランジスタおよびこれを備えた表示装置を提供する。【解決手段】酸化物半導体膜20に接して、有機樹脂膜51を含む層間絶縁膜50を設ける。層間絶縁膜50の厚みを厚くして、ゲート絶縁膜30およびゲート電極40の段差を確実に被覆し、ソース電極60Sおよびドレイン電極60Dの断線あるいは短絡など、層間絶縁膜50に起因する不良を抑える。層間絶縁膜50は、有機樹脂膜51および第1無機絶縁膜52の積層構造を有していることが好ましい。酸素や水分などに対するバリア性の高い第1無機絶縁膜51により、酸化物半導体膜20への水分の混入や拡散を抑え、薄膜トランジスタ1の信頼性を向上させる。【選択図】図1
請求項（抜粋）：
ゲート電極と、 前記ゲート電極に対向してチャネル領域を有すると共に前記チャネル領域の一方の側にソース領域、他方の側にドレイン領域を有する酸化物半導体膜と、 前記酸化物半導体膜に接して設けられると共に接続孔を有し、有機樹脂膜を含む層間絶縁膜と、 前記接続孔を介して前記ソース領域および前記ドレイン領域にそれぞれ接続されたソース電極およびドレイン電極と を備えた薄膜トランジスタ。
IPC (4件)：
H01L 29/786 ,  H01L 21/20 ,  H05B 33/08 ,  H01L 51/50
FI (7件)：
H01L29/78 619A ,  H01L29/78 618B ,  H01L29/78 616V ,  H01L29/78 618E ,  H01L21/20 ,  H05B33/08 ,  H05B33/14 A
Fターム (76件)：
3K107AA01 ,  3K107BB01 ,  3K107CC21 ,  3K107EE04 ,  3K107HH04 ,  5F110AA02 ,  5F110AA26 ,  5F110CC02 ,  5F110CC08 ,  5F110DD01 ,  5F110DD02 ,  5F110EE02 ,  5F110EE03 ,  5F110EE04 ,  5F110EE14 ,  5F110EE44 ,  5F110FF01 ,  5F110FF02 ,  5F110FF03 ,  5F110FF04 ,  5F110FF09 ,  5F110FF27 ,  5F110FF28 ,  5F110FF30 ,  5F110GG01 ,  5F110GG13 ,  5F110GG15 ,  5F110GG19 ,  5F110GG25 ,  5F110GG43 ,  5F110GG58 ,  5F110HJ01 ,  5F110HJ13 ,  5F110HJ16 ,  5F110HJ18 ,  5F110HJ30 ,  5F110HK08 ,  5F110HK26 ,  5F110HK31 ,  5F110HL02 ,  5F110HL03 ,  5F110HL04 ,  5F110HL11 ,  5F110HL23 ,  5F110NN03 ,  5F110NN04 ,  5F110NN13 ,  5F110NN14 ,  5F110NN22 ,  5F110NN23 ,  5F110NN24 ,  5F110NN27 ,  5F110NN32 ,  5F110NN34 ,  5F110NN36 ,  5F110NN37 ,  5F110NN40 ,  5F110NN71 ,  5F110NN72 ,  5F110NN73 ,  5F110PP01 ,  5F110PP10 ,  5F110QQ04 ,  5F110QQ11 ,  5F110QQ12 ,  5F152AA08 ,  5F152BB02 ,  5F152BB03 ,  5F152CC02 ,  5F152CC04 ,  5F152CE01 ,  5F152CE16 ,  5F152CE24 ,  5F152CE26 ,  5F152CE28 ,  5F152FF21
引用特許：
審査官引用 (5件)
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