特許
J-GLOBAL ID:201203053798990516
アクティブマトリクス基板及びそれを備えた表示パネル
発明者:
,
,
,
,
,
,
,
,
,
,
出願人/特許権者:
代理人 (1件):
特許業務法人前田特許事務所
公報種別:公開公報
出願番号(国際出願番号):特願2012-163419
公開番号(公開出願番号):特開2012-248865
出願日: 2012年07月24日
公開日(公表日): 2012年12月13日
要約:
【課題】フォトマスクの枚数を増やすことなく、酸化物半導体の半導体層を用いたTFTの特性の低下を抑制することにある。【解決手段】マトリクス状の複数の画素電極Pと、各画素電極Pに接続されたTFT5と、互いに平行に延びる複数のソース線15aとを備え、TFT5が、絶縁基板10上のゲート電極11aと、ゲート電極11aを覆うゲート絶縁膜12aと、ゲート絶縁膜12a上でゲート電極11aに重なる酸化物半導体層13aと、酸化物半導体層13aに接続されたソース電極17a及びドレイン電極17bとを備え、ソース電極17a及びドレイン電極17bと酸化物半導体層13aとの間には、酸化物半導体層13aを覆う保護絶縁膜14aが設けられ、各ソース線15aは、金属材料により形成され、ソース電極17a及びドレイン電極17bは、各画素電極Pと同一材料により形成されている。【選択図】図6
請求項(抜粋):
マトリクス状に設けられた複数の画素電極と、
上記各画素電極にそれぞれ接続された複数の薄膜トランジスタと、
互いに平行に延びるように設けられた複数のソース線とを備え、
上記各薄膜トランジスタが、絶縁基板に設けられたゲート電極と、該ゲート電極を覆うように設けられたゲート絶縁膜と、該ゲート絶縁膜上に上記ゲート電極に重なるように設けられた酸化物半導体層と、互いに対峙するように設けられ、該酸化物半導体層にそれぞれ接続されたソース電極及びドレイン電極とを備えたアクティブマトリクス基板であって、
上記ソース電極及びドレイン電極と上記酸化物半導体層との間には、該酸化物半導体層を覆うように保護絶縁膜が設けられ、
上記各ソース線は、金属材料により形成され、
上記ソース電極及びドレイン電極は、上記各画素電極と同一材料により形成されていることを特徴とするアクティブマトリクス基板。
IPC (3件):
H01L 29/786
, H01L 21/336
, G02F 1/136
FI (4件):
H01L29/78 612C
, H01L29/78 618B
, H01L29/78 619A
, G02F1/1368
Fターム (48件):
2H092GA29
, 2H092JA26
, 2H092JA46
, 2H092JB38
, 2H092JB56
, 2H092JB69
, 2H092KA08
, 2H092KA12
, 2H092KA18
, 2H092KB04
, 2H092KB25
, 2H092MA05
, 2H092MA07
, 2H092MA13
, 2H092MA18
, 2H092MA19
, 2H092NA21
, 5F110AA16
, 5F110BB01
, 5F110CC07
, 5F110DD02
, 5F110EE03
, 5F110EE04
, 5F110EE15
, 5F110EE44
, 5F110FF02
, 5F110FF03
, 5F110FF09
, 5F110FF29
, 5F110GG01
, 5F110GG25
, 5F110GG43
, 5F110HK07
, 5F110HK33
, 5F110HL03
, 5F110HL04
, 5F110HL12
, 5F110HL23
, 5F110NN03
, 5F110NN04
, 5F110NN23
, 5F110NN24
, 5F110NN27
, 5F110NN33
, 5F110NN35
, 5F110NN40
, 5F110NN72
, 5F110QQ02
引用特許:
前のページに戻る