半導体装置の製造方法

発明者： , ,
出願人/特許権者：
代理人 (2件)：伊東忠彦 , 山口昭則
公報種別：公開公報
出願番号（国際出願番号）：特願2010-199226
公開番号（公開出願番号）：特開2012-059783
出願日： 2010年09月06日
公開日（公表日）： 2012年03月22日
要約：

【課題】チャネル領域に応力を印加するよう作用する階段状のソース/ドレイン・エピタキシャル領域を、製造プロセスを有意に複雑あるいは冗長とすることなく形成する。【解決手段】ゲート電極をマスクとしてドーパントを注入し、半導体基板内にドーパント注入領域を形成する(S2)。サイドウォールの形成(S3)後、ゲート電極及びサイドウォールをマスクとして半導体基板内に第1のリセスを形成する(S4)。このとき、第1のリセスの内壁の一部からドーパント注入領域が露出される。その後、上記ドーパント注入領域を選択エッチングにより除去し、第1のリセスに連通し且つ第1のリセスより浅い第2のリセスを形成する(S5)。それにより、階段状のリセスが形成される。そして、第1のリセス及び第2のリセス内に、チャネル領域へのストレッサとして作用する半導体材料を成長させてソース/ドレイン領域を形成する(S6)。【選択図】図3

請求項（抜粋）：

半導体基板上にゲート電極を形成する工程と、前記ゲート電極をマスクとして前記半導体基板にドーパントを注入し、前記半導体基板内にドーパント注入領域を形成する工程と、前記ゲート電極の側壁にサイドウォールを形成する工程と、前記ゲート電極及び前記サイドウォールをマスクとして前記半導体基板をエッチングして第1のリセスを形成する工程と、前記サイドウォールの下方に位置する前記ドーパント注入領域を除去し、第2のリセスを形成する工程と、前記第1のリセス及び前記第2のリセス内に半導体材料を成長させてソース/ドレイン領域を形成する工程と、を有する半導体装置の製造方法。

IPC (4件)：

H01L 29/78 , H01L 27/092 , H01L 21/823 , H01L 21/20

FI (3件)：

H01L29/78 301S , H01L27/08 321E , H01L21/20

Fターム (60件)：

5F048AA08 , 5F048AA09 , 5F048AB10 , 5F048AC03 , 5F048BA01 , 5F048BB01 , 5F048BB04 , 5F048BB05 , 5F048BB08 , 5F048BB12 , 5F048BB13 , 5F048BC01 , 5F048BC06 , 5F048BC15 , 5F048BC18 , 5F048BD04 , 5F048BF06 , 5F048BG13 , 5F048DA27 , 5F048DA30 , 5F140AA05 , 5F140AA40 , 5F140AB03 , 5F140AC01 , 5F140AC28 , 5F140BA01 , 5F140BF42 , 5F140BG09 , 5F140BG14 , 5F140BG27 , 5F140BG37 , 5F140BG41 , 5F140BG52 , 5F140BG53 , 5F140BH05 , 5F140BH06 , 5F140BH14 , 5F140BH27 , 5F140BH36 , 5F140BJ01 , 5F140BJ08 , 5F140BK02 , 5F140BK09 , 5F140BK10 , 5F140BK12 , 5F140BK13 , 5F140BK18 , 5F140CB04 , 5F140CE10 , 5F140CF04 , 5F152LL03 , 5F152LN08 , 5F152LN32 , 5F152LN34 , 5F152LN35 , 5F152MM04 , 5F152NN03 , 5F152NQ02 , 5F152NQ03 , 5F152NQ04

引用特許：

審査官引用 (5件)

自己整合エピタキシャルソース及びドレイン張り出し部を有する半導体デバイス
公報種別：公表公報出願番号：特願2009-552937 出願人：インテルコーポレイション
半導体装置およびその製造方法
公報種別：公開公報出願番号：特願2006-162134 出願人：富士通株式会社
CVDエッチングおよび堆積シーケンスにより形成されるCMOSトランジスタ接合領域
公報種別：公表公報出願番号：特願2007-549723 出願人：インテル・コーポレーション

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